RU1815650C - Устройство дл ортогонального преобразовани цифровых сигналов по Уолшу-Адамару - Google Patents
Устройство дл ортогонального преобразовани цифровых сигналов по Уолшу-АдамаруInfo
- Publication number
- RU1815650C RU1815650C SU4883681A RU1815650C RU 1815650 C RU1815650 C RU 1815650C SU 4883681 A SU4883681 A SU 4883681A RU 1815650 C RU1815650 C RU 1815650C
- Authority
- RU
- Russia
- Prior art keywords
- elements
- block
- output
- input
- blocks
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Complex Calculations (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в аппаратуре обработки сигналов , сжати информации при передаче данных , дл анализа и обработки звуковых и видеосигналов, дл цифровой фильтрации и т.д. Целью изобретени вл етс повышение производительности устройства дл ортогонального преобразовани цифровых сигналов по Уолшу-Адамару за счет разбиени каждого пакета из 2М/отсчетов на два параллельных потока, что позвол ет дл базовой операции в каждом такте любой интеграции использовать сразу два отсчета. Устройство ортогонального преобразовани цифровых сигналов по Уолшу-Адамару содержит генератор 1 тактовых импульсов, счетчик 2, сумматор-вычитатель 3, первый 4 и второй 5 блоки сдвиговых регистров, блоки 6-11 элементов ИЛИ, блоки 12-25 элементов И. 3 ил. &
Description
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в аппаратуре обработки сигналов , сжати информации при передаче данных, дл анализа и обработки звуковых и видеосигналов, дл цифровой фильтрации ит.д,
Цель изобретени - повышение производительности .
На фиг. 1 представлена функциональна схема устройства ортогонального преобразовани цифровых сигналов по Уолшу-Ада- мару дл случа 2 8; на фиг.2 - временные диаграммы функционировани устройства; на фиг.З - граф-схема алгоритма ортогонального преобразовани цифровых сигналов по Уолшу-Адамару.
Устройство ортогонального преобразовани цифровых сигналов по Уолшу-Адама- ру содержит генератор 1 тактовых импульсов, счетчик 2, сумматор-вычитатёль 3, первый 4 и второй 5 блоки сдвиговых регистров, блоки 6-11 элементов ИЛИ, блоки 12-25 элементов И обозначены первый 26, М-й 27 и (N+1)-n 28 выходы счетчика 2.
На фиг.2 использованы Обозначени , прин тый на фиг. 1. На фиг.З прин ты следующие обозначени : Х1.Х2.....Х8 обозначены входные отсчеты; Y1, Y2,,..,Y8 - выходные отсчеты - коэффициенты Уолша-Адамара.
Рассмотрим назначение основных элементов устройства.
Генератор 1 предназначен дл формировани последовательности тактовых импульсов ,- синхронизирующих работу устройства..
Счетчик 2 предназначен дл формировани признаков четности тактов, четности итераций, а также сигнала управлени сум- матором-вычитателем.
Сумматор-вычитатёль служит дл выполнени над отсчетами А и В, поступающими соответственно на его первый и второй информационные входы, базовой операции .
Единичный сигнал на управл ющем входе сумматора-вычитател переводит его в режим сумматора, нулевой - в режим вы- читател . В целом сумматор-вычитатёль функционирует также как и в прототипе.
Базова операци алгоритма заключаетс в вычислении по формулам:
An + Bn-Cn1
An -Bn Dn
где An и Вп - входные отсчеты дл 1-й итерации (дл 2N 8) I 1,2,3, п 2 - номер базовой операции), при I 1 Ап1 и Вп1 вл ютс входными отсчетами из группы Хп;
Ai1-Xi, А21-Хз, Аз1 Х5, А41 Х7
Bi1 Х2. В21 - Х4, Вз1 Хб, В41 Хв
0
Сп и Dn результаты базовой операции в 1-й итерации, принимаемые как исходные данные Anl+1 и дл базовой операции следующей итерации в соответствии с используемым графом алгоритма фиг.З.
Таким образом:
BiM C2 Ail+1 Ci
B2W C4 , А2|+1 Сз
Вз + - D2 A3 +1 Oil
0
0
5
0
5
i-n
.1+1
64 D4 , A4IT D31 После выполнени последней итерации I 3 результатами базовых операци будут вл тьс коэффициенты Уолша, упор до- С ченные по Адамару, причем: 5 Yik Ci Y2k C/k, Y3k C33k, Y4 C43k,
.3k
Y6k D23krY7k
3k
.3k
D3 , Ys D4J
номер группы входных
Y5K -Df
где k 1, 2, 3... отсчетов .
Первый 4 и второй 5 блоки сдвиговых регистров предназначены дл приема, хранени и последовательной выдачи соответствующих отсчетов. По первому входу первый 4 блок последовательно принимает
5 хранит и последовательно выдает на первый выход отсчеты Ал , где I 1,3,,4, аналогично по второму входу он принимает отсчеты Вп1, где I 1,3,,4 и выдает их на свой второй выход. Пор док функционировани блоков регистров не отличаетс от аналогичных блоков в прототипе.
Второй 5 блок аналогично по первому вход-выходу работает с отсчетами Сл, ,3,,4, по вторым Dn1, ,3,,4.
Рассмотрим пор док функционировани устройства ортогонального преобразовани цифровых сигналов по Уолшу-Адамару в целом.
В исходном состо нии счетчик 2 обну0 лен, в первом 4 блоке сдвиговых регистров записаны на последовательных адресах отсчеты
Ai1, А21, Аз1-, А41 и Bi1, В21, Вз1, В41
(Цепи установки элементов устройства в ис-ходное состо ние не показаны). Состо ние второго 5 блока сдвиговых регистров безразлично .
По первым четырем импульсам с выхода генератора 1 тактовых импульсов отсчеты пол рно с первого и второго выходов первого 4 блока сдвиговых регистров по нулевому сигналу на выходе 28 счетчика 2 через блоки 14 и 16 последовательно поступ т на первый и второй входы сумматора-вычитател
в следующем пор дке:
Ai1 й-В1 YA2 и В21, Аз1 и В31, А41 и В41.
В течение этих четырех тактов сумматор-вычитатёль 3 будет функционировать в режиме сумматора.
В первом такте будет сформирован отсчет Ci , по заднему фронту первого импульса через блок 22 по первому входу занесетс в блок 5 сдвиговых регистров, а отсчеты AI и 81 по этому же импульсу вновь по первому и второму входам соответственно занесутс в блок 4 сдвиговых регистров . Во втором такте будет сформирован отсчет С2 , который через коммутатор 23 занесетс по второму входу в блок 5 сдвиговых регистров. Отсчеты А2 и В21 вновь окажутс записанными в блок 4 сдвиговых регистров. В конце четвертого такта отсчеты Ai ...А41 и Bi1...B41 вновь окажутс записанными по прежним адресам в блоке 4 сдвиговых регистров, а в блоке 5 регистров по первому его входу занесутс отсчеты Ci и Сз1, а по второму 6V и С41.
В очередные четыре такта сумматор- вычитатель функционирует в режиме вычи- тател . Сформированные отсчеты будут занесены в блок 5 сдвиговых регистров: по первому входу- От1 и Оз1, по второму- D2 и D 41. Таким образом, к концу первой итерации на последовательных адресах во втором 5 блоке сдвиговых регистров окажутс записанными отсчеты: Ci , Сз , Di . Оз и Са1, С/г, D2 , D4 . а в блоке 4 сдвиговых регистров вновь занесутс отсчеты Ai ,...,А4 и Вт ....64 . Во второй итерации устройство функционирует аналогично, с той разницей, что теперь на вход сумматора-вычитател 3 отсчеты поступают с первого и второго выходов второго 5 блока сдвиговых регистров, а результаты операций занос тс в первый 4 блок сдвиговых регистров.
В конце второй итерации в первом 4 блоке сдвиговых регистров будут записаны по последовательным адресам отсчеты: Ai2,...,A42 и Bi2,...,B42. В конце третьей итерации во втором 5 блоке сдвиговых регистров окажутс записанными по последовательным адресам отсчеты Ci , Сз3, Di3, Оз3 и С23, С4 . D23. D43, которые вл ютс коэффициентами Уолша-АДама- ра,
YI, Уз, Y5, Y и Y2, Y4, Ye, Ув.
После этого устройство переходит в исходное состо ние. Далее по соответствующим управл ющим сигналам пор док работы устройства повтор етс .
Claims (1)
- Формула изобретениУстройство дл ортогонального преобразовани цифровых сигналов по Уолшу- Адамару, содержащее шесть блоков элементов И, три блока элементов ИЛИ. сумматор-вычитатель, два блока сдвиговых регистров, генератор тактовых импульсов и счетчик, причем выход сумматорз-вычита- тел соединен с первыми входами первого и второго блоков элементов И. выход, первый и второй входы первого блока элементов ИЛИ соединены соответственно с первым информационным входом сумматора-вычитател . выходом третьегоблока элементов И и выходом четвертого блока элементов И. выход второго блока элементов ИЛИ соединен с первым информационным входом первого блока сдвиговых регистров, первый выход которого0 соединен с первыми входами третьего и п того блоков элементов И, первый вход второго блока элементов ИЛИ соединен с выходом п того блока элементов И, первый выход второго блока сдвиговых регистров5 соединен с первыми входами четвертого и шестого блоков элементов И, выход шестого блока элементов И соединен с первым входом третьего блока элементов ИЛИ, выход которого соединен с первым информацион0 ным входом второго блока сдвиговых регистров , синхровход которого соединен с синхровходом первого блока сдвиговых регистров , выходом генератора тактовых импульсов и счетным входом счетчика, о т л и5 мающеес тем. что, с целью повышени производительности, оно дополнительно содержит три блока элементов ИЛИ и восемь блоков элементов И, причем выход первого блока элементов И соединен с пер0 выми входами седьмого и восьмого блоков элементов И, выходы которых соединены соответственно с вторым входом второго и первым входом четвертого блоков элементов ИЛИ, второй выход первого блока сдви5 говых регистров соединен с первыми входами дев того и дес того блоков элементов И, выход дев того блока элементов И соединен с вторым входом четвертого блока элементов ИЛИ, выход которого соединен с0 вторым информационным входом первого блока сдвиговых регистров, выход дес того блока элементов И соединен с первым входом п того блока элементов ИЛИ, выход и второй вход которого соединены соответст5 венно с вторым информационным входом сумматора-вычитател и выходом одиннадцатого блока элементов И, первый вход которого соединен с вторым выходом второго блока сдвиговых регистров и первым вхо0 дом двенадцатого блока элементов И, выход которого соединен с первым входом шестого блока элементов ИЛИ, выход и второй вход которого соединены соответственно с вторым информационным входом второго5 блока сдвиговых регистров и выходом тринадцатого блока элементов И, первый вход которого соединен с выходом второго блока элементов И и первым входом четырнадцатого блока элементов И, выход которого соединен с вторым входом третьего блокаэлементов ИЛИ, выход первого разр да динен с управл ющим входом сумматора- счетчика соединен с вторыми входами седь- вычитател , выход (N-H)-ro разр да счетчи- мого, восьмого, тринадцатого и четырнад- ка соединен с вторыми входами с первого цатого блоков элементов И, выход N-ro по шестой и с дев того по двенадцатый бло- разр да счетчика (где 2N-число вычисл в- 5 ков элементов И. мых коэффициентов преобразовани ) соеЩъ п-д и-.п пммГй п-и и и п) п пл п п -и п п п2S П П П П П П П П П П П П П П П Г27 {28t.te 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4883681 RU1815650C (ru) | 1990-11-19 | 1990-11-19 | Устройство дл ортогонального преобразовани цифровых сигналов по Уолшу-Адамару |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU4883681 RU1815650C (ru) | 1990-11-19 | 1990-11-19 | Устройство дл ортогонального преобразовани цифровых сигналов по Уолшу-Адамару |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1815650C true RU1815650C (ru) | 1993-05-15 |
Family
ID=21545897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU4883681 RU1815650C (ru) | 1990-11-19 | 1990-11-19 | Устройство дл ортогонального преобразовани цифровых сигналов по Уолшу-Адамару |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1815650C (ru) |
-
1990
- 1990-11-19 RU SU4883681 patent/RU1815650C/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 620974, кл. G 06 F 15/332, 1976. Авторское свидетельство СССР № 1234847, кл. G Об F15/332, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU1815650C (ru) | Устройство дл ортогонального преобразовани цифровых сигналов по Уолшу-Адамару | |
SU1474673A1 (ru) | Устройство дл выполнени дискретного преобразовани Фурье | |
RU1815651C (ru) | Устройство дл ортогонального преобразовани цифровых сигналов по Уолшу-Адамару | |
RU1824641C (ru) | Устройство дл вычислени коэффициентов разложени функции | |
SU1411738A1 (ru) | Цифровой функциональный преобразователь | |
RU1784996C (ru) | Устройство быстрого преобразовани сигналов по Уолшу с упор дочением по Адамару | |
SU1302294A1 (ru) | Спектроанализатор | |
SU1748256A1 (ru) | Устройство дл контрол структурного кода | |
SU1287152A1 (ru) | Устройство дл делени чисел в системе остаточных классов | |
SU1605254A1 (ru) | Устройство дл выполнени быстрого преобразовани Уолша-Адамара | |
SU1115045A1 (ru) | Преобразователь @ -ичного позиционного кода в двоичный код | |
SU1631554A1 (ru) | Устройство дл вычислени преобразовани Фурье-Галуа | |
RU2021633C1 (ru) | Устройство для умножения чисел | |
RU1774348C (ru) | Устройство дл перемножени ленточных матриц | |
JPS6247780A (ja) | 論理フイルタの拡張方式 | |
RU1793446C (ru) | Устройство дл умножени матриц | |
Brah | COMPLEXITY OF THE FLOW SHOP WITH MULTIPLE PROCESSORS SCHEDULING PROBLEM, ANDSOME DOMINANCE CONDITIONS | |
RU1829119C (ru) | Устройство дл подсчета количества единиц | |
SU1667065A1 (ru) | Устройство дл умножени чисел в модул рной системе счислени | |
SU1674151A1 (ru) | Генератор перестановок | |
SU1693612A1 (ru) | Устройство дл выполнени быстрого преобразовани Уолша | |
RU1800459C (ru) | Устройство дл сопр жени с датчиками | |
SU1427577A1 (ru) | Устройство приведени кодов Фибоначчи к минимальной форме | |
SU1265795A1 (ru) | Устройство быстрого преобразовани сигналов по Уолшу с упор дочением по Адамару | |
SU1427361A1 (ru) | Устройство дл умножени |