RU1788516C

RU1788516C - Выходной узел тестера дл контрол цифровых блоков

Info

Publication number: RU1788516C
Application number: SU874322672A
Authority: RU
Inventors: Станислав Саввич Марченко
Original assignee: Дальневосточный Филиал Научно-Исследовательского Института "Аргон"
Priority date: 1987-10-05
Filing date: 1987-10-05
Publication date: 1993-01-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в системах автоматизации диагностировани цифровых блоков ЭВМ. Цель изобретени - повышение надежности защиты узла от перегрузок - достигаетс за счет сокращени времени воздействи больших токов на выходные ключи. Выходной узел тестера дл контрол цифровых блоков содержит ключи 1 и 2, элементы И 3 и 4, элемент 5 сравнени , элемент ИЛИ 6, формирователь 7 импульсов, информационную входную шину 8, входную шину 9 управлени , выходной контакт 10, шины 11 и 12 логической единицы и логического нул соответственно. 1 з.п. ф-лы, 3 ил.

Description

Фиг. 1

Изобретение относитс к области вычислительной техники и может быть использовано в системах автоматизации диагностировани цифровых блоков ЭВМ.

Известен выходной узел тестера дл контрол логических устройств, содержащий первый и второй ключи, два вентил , триггер, элемент сравнени , первый и второй резисторы, третий и четвертый ключи, инвертор, сумматор, п ть входных и две выходных шины с их св з ми.

Устройство вл етс сложным и обладает ограниченными функциональными возможност ми , так как предназначено дл тестеров, контролирующих микросхемы с КМОП технологией изготовлени .

Известен выходной узел тестера дл контрол логических блоков, содержащий первый и второй ключи, первый и второй вентили, элемент сравнени , триггер, элемент И-НЕ, шесть входных и три выходных шины с их св з ми.

Недостатком этого устройства вл етс его относительна сложность.

Наиболее близким по своей технической сущности к предлагаемому изобретению вл етс выходной узел тестера дл контрол логических устройств, содержащий два ключа, два элемента И и элемент сравнен и , выходы ключей подсоединены к выходному контакту и к первому входу элемента сравнени , первые входы первого и второго ключей соединены соответственно с шинами логической единицы и логического нул , а вторые входы - с выходами соответственно первого и второго элементов И, перва входна шина подключена ко втрро-. му входу элемента сравнени , к первому входу первого элемента И и через инвертор к первому входу второго элемента И, а вторые входы элементов И св заны со второй входной шиной. Узел содержит также триггер; выход которого соединен с третьими входами элементов И, выход элемента сравнени соединен с D-входом триггера, С-вход которого подключен к шине синхронизаТдийТ а инверсный S-вход св зан со второй входной шиной.

Недостаток этого устройства заключаетс в ненадежной защите ключей узла от перегрузок при случайном замыкании выходной шины узла с шиной питани . Управление отключением ключей узла осуществл етс через D-триггер, запись информации в который производитс по фронту импульса синхронизации. Так как D-триггер измен ет свое состо ние только через период следовани синхроимпульсов, то в течение этого периода через ключи узла будет протекать значительный сквозной ток, который может вызвать повреждение ключей узла .

Цель изобретени - повышение надежности защиты устройства от перегрузок за

5 счет сокращени времени воздействи больших токов на выходные ключи.

Указанна цель достигаетс тем, что в выходной узел тестера дл контрол цифровых блоков, содержащий два ключа, два эле0 мента И и элемент сравнени , выходы ключей подсоединены к выходному контакту и к первому входу элемента сравнени , первые входы первого и второго ключей соединены соответственно с шинами логиче5 ской единицы и логического нул , в вторые входы -с выходами соответствен но первого и второго элементов И, перва входна шина подключена ко второму входу элемента сравнени , к первому входу первого эле0 мента И и через инвертор к первому входу второго элемента И, а вторые входы элементов И св заны со второй входной шиной, введены формирователь импульсов и элемент ИЛИ, выход которого подсоединен к

5 третим входам элементов И, первый вход - к выходу элемента сравнени , а второй вход - к выходу формировател импульсов, первый и второй входы которого соединены с первой и второй входными шинами соответ0 ственно. Формирователь импульсов содержит два элемента сравнени и инвертирующий элемент задержки, входы первого элемента сравнени вл ютс входами формировател импульсов, выход первого элемента срав5 нени св зан с одним из входов второго элемента сравнени непосредственно и через инвертирующий элемент задержки - со вторым входом второго элемента сравнени , выход которого вл етс выходом

0 формировател импульсов.

Введение в состав устройства вместо D-три ггера, имеющегос в прототипе, формировател импульсов и элемента ИЛИ с их св з ми обеспечивает асинхронное сраба5 тывание защиты выходных ключей от пере Грузок , т.е. повышаетс надежность защиты устройства от перегрузок.

На фиг. 1 показана блок-схема выходного узла тестера; на флг. 2 - схема формиро- 0 вател импульсов; на фиг. 3 - временна диаграмма работы выходного узла.

Выходной узел тестера, блок-схема которого приведена на фиг. 1, содержит ключи 1 и 2, элементы И 3 и И 4, элемент 5 сравне- ни , элемент ИЛИ 6. формирователь 7 им- пульсов, информационную входную шину 8. входную шину 9 управлени , выходной контакт 10, шины 11,12 логической единицы и логического нул , провер емый цифровой

блок 14, вывод 13 которого подключен к выходному контакту 10 узла.

Выходы ключей 1 и 2 подсоединены к выходному контакту 10 узла и к первому входу элемента 5 сравнени , первые входы ключей 1 и 2 соединены соответственно с шиной 11 логической единицы и с шиной 12 логического нул , а вторые входы ключей 1 и 2 соединены соответственно с выходами элементов И 3 и И 4. Входна шина 8 под- ключена ко второму входу элемента 5 сравнени , к первому входу формировател 7 импульсов, к первому входу элемента И 3 и через инвертор к первому входу элемента И 4. Входна шина 9 подключена ко второму входу формировател 7 импульсов и ко вторым входам элементов И 3 и И 4, Выход формировател 7 импульсов и выход элемента 5 сравнени соединены соответственно со вторым и первым входами элемента ИЛИ 6, выход которого подсоединен к третьим входам элементов И 3 и И 4.

Формирователь 7 импульсов содержит элементы сравнени 15 и 16 и инвертирующий элемент 17 задержки. Входы элемента 15 сравнени вл ютс входами формировател 7 импульсов. Выход элемента 15 сравнени св зан с первым входом элемента 16 сравнени непосредственно и через инвертирующий элемент 17 задержки со вторым входом элемента 16 сравнени , вы- ход которого вл етс выходом формировател 7 импульсов.

Работает устройство следующим образом .

Если вывод 13 провер емого цифрового блока 14 вл етс выходным, то на шину 9 управлени подаетс уровень логического нул и на выходах элементов И 3 и И 4 устанавливаютс логические уровни нул , которые обеспечивают непровод щее со- сто ние ключей 1 и 2. В этом состо нии на выходе устройства устанавливаетс высокое выходное сопр жение.

Если вывод 13 цифрового блока.14 вл етс входным, то на шину 9 управлени по- даетс уровень логической единицы, а на входную шину 8 - двоична тестова информаци . При подаче на шину 8 уровн логической единицы на выходе элемента И 3 устанавливаетс уровень логической единицы , а на выходе элемента И 4 - уровень логического нул , ключ 2 переходите непровод щее состо ние, а ключ 1 - в провод щее .

Изменение уровн сигнала на шине 9 вызывает по вление на выходе формирова- тел 7 короткого единичного импульса, который устанавливает на выходном контакте 10 уровень, соответствующий сигналу на

шине 8, т.е. логической единице. Логическа единица с контакта 10 поступает на вывод 13 провер емого цифрового блока 14.

При подаче на шину 8 уровн логического нул на выходе элемента И 4 по вл етс уровень логической единицы, а на выходе элемента И 3 - уровень логического нул . Изменение уровн сигнала на шине 8 вызывает по вление на выходе формировател 7 короткого единичного импульса, который через элемент ИЛИ 6 поступает на входы элементов И 3 и И 4. Ключ 1 переходит в непровод щее состо ние, а ключ 2 - в провод щее состо ние, и уровень логического нул с шины 12 поступает на контакт 10 узла и на вывод 13 блока 14. На выходе элемента 5 сравнени по вл етс уровень логической единицы, который через элементы ИЛИ 6 и И 4 обеспечивает на контакте 10 узла уровень логического нул .

Если блок 14 неисправен и причиной неисправности вл етс замыкание вывода 13с одной из шин источника питани блока 14, то логический уровень, соответствующий входной информации на шине 8, не сможет установитьс на контакте 10 узла. На выходе элемента 5 сравнени по витс уровень логического нул , которыйi через элемент ИЛИ 6 и элементы И 3 и И 4 установит ключи 1 и 2 в непровод щее состо ние.

При изменении информации на шине 8 формирователь 7 вырабатывает короткий импульс. Если уровни сигналов на выходном контакте 10 узла и на входной шине 8 не совпадают, то ключи 1 или 2 открываютс только на врем , определ емое длительностью импульса на выходе формировател 7 импульсов,

Если информаци на входной шине 8 не измен етс , а при поиске неисправности с помощью когда происходит замыкание вывода 13 блока 14 с одной из шин питани , то ключи 1 и 2 перевод тс в непровод щее состо ние сигналом с выхода элемента 5 сравнени практически без задержки.

Различные режимы работы узла показаны на временной диаграмме на фиг 3.

В такте 0 показано исходное состо ние элементов узла.

В тактах 1 и 11 показана передача информации с входной шины 8 на выходной контакт 10. В тактах III и IY приведены примеры замыкани с шинами питани контакта 10 узла в промежутках между моментами изменени информации на входной шине 8, а в тактах Y-YII - замыкание выходного контакта 10 узла с одной из шин питани . Пунктирной линией условно обозначено непровод щее состо ние выходных ключей 1 и 2 узла.

Использование в предложенном узле формировател 7 импульсов и элемента ИЛИ 6 вместо D-триггера, имеющегос в прототипе, обеспечивает такое функционирование узла, при котором любое изменение уровн сигнала на какой-либо из входных шин вызывает об зательное включение одного из ключей на врем , определ емое длительностью импульса на выходе формировател 7 импульсов, и дальнейшее удержание этого ключа во включенном состо нии только в случае равенства сигналов на одной из входных шин узла и на его выходной шине (контакте 10).

Следовательно, предложенное техническое решение обеспечивает достижение положительного эффекта, заключающегос в повышении надежности защиты устройства от перегрузок.

Claims

Формула изобретени 1, Выходной узел тестера дл контрол цифровых блоков, содержащий два ключа, два элемента И и элемент сравнени , выходы ключей подсоединены к выходному контакту и к первому входу элемента сравнени , первые входы первого и второго ключей соединены соответственно с шинами логической единицы и логического нул , а вторые входы

0

5

0

5

0

-с выходами соответственно первого и второго элементов И, перва входна шина подключена к второму входу элемента сравнени , к первому входу первого элемента И и через инвертор к первому входу второго элемента И, а вторые входы элементов И св заны с второй входной шиной, отличающийс тем, что, с целью повышени надежности защиты узла от перегрузок, в него введены формирователь импульсов и элемент ИЛИ, выход которого подсоединен к третьим входам элементов И, первый вход

- к выходу элемента сравнени , а второй вход - к выходу формировател импульсов, первый и второй входы которого соединены с первой и второй входными шинами соответственно .
2. Выходной узел тестера поп. 1, о т л и- чающийс тем, что формирователь импульсов содержит два элемента сравнени и инвертирующий элемент задержки, входы первого элемента сравнени вл ютс входами формировател импульсов, выход первого элемента сравнени св зан с одним из входов второго элемента сравнени непосредственно и через инвертирующий элемент - с вторым входом второго элемента сравнени , выход которого вл етс выходом формировател импульсов.

8

15

Фиг. 2

Vf

16

к И/1И6