PL90495B1 - - Google Patents

Description

Przedmiotem wynalazku jest uklad do sterowania urzadzeniami przetwarzajacymi, zwlaszcza uklad do sterowania urzadzeniami przetwarzajacymi przy przesylaniu danych pomiedzy procesorem lub urzadzeniem sterujacym a urzadzeniami przetwarzajacymi, znajdujacy zastosowanie w ukladach do sterowania procesami i przetwarzaniemdanych. + Znany uklad do sterowania urzadzeniami przetwarzajacymi zawiera urzadzenie sterujace wytwarzajace sygnaly adresowe dla kierowania przesylaniem adresu i danych do urzadzen przetwarzajacych oraz kanal sygnalowy polaczony z urzadzeniem sterujacym dla przenoszenia sygnalów reprezentujacych adresy i dane.

W znanych ukladach do sterowania procesami maszyna matematyczna lub urzadzenie sterujace jest dolaczone do wie|u urzadzen koncowych polaczonych z urzadzeniami przetwarzajacymi za pomoca wspólnego kanalu dla sygnalów dwukierunkowych. Kazde z urzadzen koncowych zawiera zwykle czesc wejsciowa oraz czesc wyjsciowa do przesylania danych pomiedzy urzadzeniem sterujacym a urzadzeniami przetwarzajacymi. Dla systematycznego przesylania danych urzadzenia koncowe sa adresowane przez urzadzenie sterujace. Dla przeslania danych wejsciowych urzadzenie sterujace musi dostarczyc do jednego z urzadzen Uoncowych adres, który powoduje przesylanie danych poprzez zaadresowane urzadzenie koncowe do urzadzenia sterujacego.

W przypadku koniecznosci przeslania danych wyjsciowych, urzadzenie sterujace musi ponownie dostarczyc nastepny adres do okreslonego urzadzenia koncowego, powodujac przeslanie danych wyjsciowych z urzadzenia sterujacego do urzadzen przetwarzajacych. Dla kazdej operacji przeslania danych wejsciowych lub wyjsciowych urzadzenie sterujace musi dostarczyc adres do okreslonego urzadzenia koncowego.

W wiekszosci znanych ukladów do sterowania procesami moze wystapic koniecznosc realizacji operacji logicznej na próbkowanych danych wejsciowych z urzadzen przetwarzajacych. Moze byc na przyklad wymagane wykonanie operacji logicznej LUB na danych wejsciowych dostarczanych do urzadzenia sterujacego dwoma2 90 495 oddzielnymi urzadzeniami koncowymi. Dla wykonania tej operacji konieczne jest zaadresowanie obydwu urzadzen koncowych kolejno. Nastepnie, kiedy dane wejsciowe z kazdej koncówki sa w urzadzeniu sterujacym lub w maszynie matematycznej, wykonywane sa odpowiednie rozkazy, które maja na celu wykonanie operacji logicznej LUB oraz wyprowadzenie wyniku.

W ukladach do sterowania procesami jest takze czesto pozadane dostarczenie danych wyjsciowych w postaci sygnalów sterujacych urzadzeniami przetwarzajacymi oraz jednoczesne dostarczenie tych samych sygnalów do pewnych oddalonych miejsc, na przyklad pulpitu wyswietlajacego operatora tak, ze moze on obserwowac stany sygnalów wysylanych do urzadzen. W znanych ukladach do sterowania procesami, aby to uzyskac, urzadzenie sterujace musi wytwarzac dwa adresy. Mianowicie, urzadzenie sterujace musi najpierw zaadresowac jedno urzadzenie koncowe dla przeslania danych wyjsciowych do urzadzen przetwarzajacych, a nastepnie zaadresowac inn urzadzenie koncowe polaczone z pulpitem operatora, by wyswietlic informacje uprzednio wyslana do urzadzen przetwarzajacych.

W znanych ukladach do sterowania procesami jest czesto konieczne przeslanie duzej ilosci informacji wejsciowych i wyjsciowych z duza szybkoscia pomiedzy urzadzeniem sterujacym, a urzadzeniami przetwarzajacymi. Dla danych w postaci cyfrowej ilosc torów w kanale sygnalowym i ilosc ukladów logicznych w urzadzeniach koncowych na jeden bit przesylanej informacji powieksza sie. Przykladowo, jesli nalezy przeslac 24 bity danych wejsciowych lub danych wyjsciowych z bardzo duza szybkoscia pomiedzy urzadzeniami przetwarzajacymi a urzadzeniem sterujacym, urzadzenie koncowe posiada 24 oddzielne wejscia i wyjscia z ukladami logicznymi dolaczonymi do 24 torów danych w kanale sygnalowym, zapewniajac przeslanie 24 bitów danych w jednostce czasu. Urzadzenie koncowe musi byc adresowane dla kazdych 24 bitów przesylanych danych. W przypadku koniecznosci przeslaniaswiecej niz 24 bitów danych kolejno, urzadzenie sterujace musi przeadresowac urzadzenie koncowe dla kazdego z 24 przesylanych bitów.

W znanych ukladach do sterowania procesami ciagle przeadresowywanie dla kazdej operacji przeslania danych wejsciowych i wyjsciowych pochlania wiele czasu. Istnieje zatem zapotrzebowanie na uklad sterowania z przyspieszonym przesylaniem danych pomiedzy urzadzeniami przetwarzajacymi a maszyna matematyczna lub urzadzeniem sterujacym, w którym informacje moga byc przesylane w duzych ilosciach przy minimalnej ilosci adresowan urzadzen koncowych.

Celem wynalazku jest opracowanie uklad j do sterowania urzadzeniami przetwarzajacymi o zwiekszonych mozliwosciach przesylania danych. Gel ten osiagnieto dzieki temu, ze uklad do sterowania urzadzeniami przetwarzajacymi zawiera urzadzenia koncowe polaczone równolegle dla równoczesnego adresowania. Kazde z urzadzen koncowych zawiera co najmniej jedno urzadzenie laczace zawierajace urzadzenie przesylania danych.

Urzadzenie przesylania danych jest urzadzeniem przesylania danych wejsciowych dla przesylania danych z urzadzen przetwarzajacych do urzadzenia sterujacego lub urzadzeniem przesylania danych wyjsciowych dla przesylania danych z urzadzenia sterujacego do urzadzen przetwarzajacych. Urzadzenie koncowe zawiera takze uklady logiczne dekodowania adresu w kanale do wytworzenia sygnalów wybierajacych dla wybierania urzadzenia laczacego, uklady logiczne kierujace do kierowania jednego z sygnalów wybierajacych do kazdego wybranego urzadzenia laczacego w czasie pierwszego okresu oraz zaadresowania urzadzenia przesylania danych i kierowania danych w jednym kierunku kanalem miedzy urzadzeniami przetwarzajacymi a urzadzeniem sterujacym poprzez wybrane urzadzenie laczace z urzadzeniem sterujacym poprzez wybrane urzadzenie laczace z urzadzeniami przesylania danych wejsciowych w czasie jednego z dwóch kolejnych okresów czasu nastepujacych po pierwszym okresie czasu i kierowania danych w kierunku przeciwnym kanalem miedzy urzadzeniami przetwarzajacymi a urzadzeniem sterujacym poprzez wybrane urzadzenie laczace z urzadzeniami przesylania danych wyjsciowych w czaste drugiego z dwóch kolejnych okresów czasu.

Uklad wedlug wynalazku zawiera wiele interfejsów dla dolaczenia przynajmniej jednego z wielu urzadzen koncowych do kanalu dlasdostarczenia sygnalów reprezentujacych adresy do ukladu logicznego dekodowania adresu w czasie pierwszego okresu czasu, przesylania danych w jednym kierunku miedzy kanalem a ukladami logicznymi kierujacymi w czasie jednego z dwóch kolejnych okresów czasu i przesylania danych w kierunku przeciwnym miedzy ukladami logicznymi kierujacymi a kanalem w czasie drugiego z dwóch kolejnych okresów czasu.

Wedlug wynalazku kazde z urzadzen koncowych zawiera uklad logiczny blokujacy dla sygnalów operacyjnych w kanale i sygnalów wybierajacych dostarczanych przez uklad logiczny dekodowania adresu dla selektywnego dostarczania sygnalów zezwalajacych dla ukladu logicznego dekodowania adresu, ukladu logicznego kierujacego i ukladu laczacego w czasie pierwszego okresu czasu i dwóch kolejnych okresów czasu dla* sterowania sygnalami wybierajacymi, adresujacymi urzadzenie przesylania danych oraz czasem i kierunkiem przesylania danych w obydwu kierunkach miedzy urzadzeniami przetwarzajacymi a urzadzeniem sterujacym.

Wedlug wynalazku kazde z urzadzen przesylania danych wejsciowych ma pierwszenstwo przesylania danych wzgledem innego urzadzenia przesylania danych wejsciowych oraz kazde z urzadzen przesylania danych90 495 3 wyjsciowych ma pierwszenstwo przesylania danych wzgledem innego urzadzenia przesylania danych wyjsciowych, a kazde z urzadzen koncowych zawiera pierwszy i drugi uklad pierwszenstwa odpowiednio polaczony z kazdym z urzadzen przesylania danych wejsciowych i wyjsciowych dla kolejnego przesylania danych przez urzadzenia przesylania danych wyjsciowych lub wejsciowych w kolejnosci od wyzszego do nizszego pierwszenttwa w czasie dwóch kolejnych okresów czasu.

Wedlug wynalazku kazdez urzadzen koncowych zawiera uklad logiczny blokujacy dla sygnalów operacyjnych w kanale i sygnalów wybierajacych dla selektywnego wytworzenia sygnalów zezwalajacych wyznaczajacych pierwszy, drugi i trzeci okres czasu, a urzadzenie przesylania danych zawiera uklad wybierajacy dla wybierania okreslonego urzadzenia przesylania danych w odpowiedzi na sygnal wybierajacy i sygnal zezwalajacy wyznaczajacy pierwszy okres czasu, przy czym urzadzenie przesylania danych moze byc urzadzeniem przesylania danych wejsciowych dla przesylania danych z urzadzen przetwarzajacych do urzadzenia sterujacego w odpowiedzi na sygnaly zezwalajace wyznaczajace drugi lub trzeci okres czasu, lub urzadzeniem przesylania danych wyjsciowych dla przesylania danych z urzadzenia sterujacego do urzadzen przetwarzajacych w odpowiedzi na sygnal zezwalajacy wyznaczajacy pierwszy lub drugi okres czasu.

W ukladzie wedlug wynalazku ten sam adres moze byc wykryty przez jedno lub wiecej urzadzen przesylania danych. Umozliwia to jednoczesne wybieranie lub adresowanie wiecej niz jednego urzadzenia koncowego. Przykladowo, w przypadku operacji przesylania danych wyjsciowych, jeden adres moze byc przesylany kanalem z urzadzenia sterujacego do wybranego, jednego lub wielu urzadzen przesylania danych w jednym lub wiecej urzadzeniach koncowych. Informacja wyjsciowa jest zatem przesylana równoczesnie poprzez wybrane urzadzenia przesylania danych wyjsciowych do urzadzen przetwarzajacych. W podobny sposób informacja wejsciowa moze byc równoczesnie przesylana do kanalu poprzez wiele wybranych urzadzen przesylania danych wejsciowych. Mozliwosc równoczesnego przesylania danych wejsciowych umozliwia wykonanie operacji logicznej LUB na wielu bitach informacji wejsciowej z urzadzen przetwarzajacych. Operacja logiczna LUB moze byc wykonana wtedy, gdy dwa lub wiecej urzadzen przesylania danych wybierane sa tym samym adresem. Wówczas, gdy bity danych wejsciowych przesylane sa poprzez kazde z urzadzen przesylania danych wejsciowych, sa one podawane do kanalu i wykonywana jest operacja LUB, a wynik przesylany jest do urzadzenie sterujacego. Wynalazek umozliwic' wiec wykonywanie operacji logicznych, które dotychczas wykonywane byly przy pomocy rozkazów lub programów w komputerowych * ukladach do sterowania procesami. ¦ Wynalazek umozliwia szybsze przesylanie danych pomiedzy urzadzeniem sterujacym a urzadzeniami przetwarzajacymi przy pomocy ukladów reagujacych na jeden adres dla kolejnego przesylania danych wejsciowych i wyjsciowych miedzy urzadzeniem sterujacym a urzadzeniem przetwarzajacym z uwzglednieniem pierwszenstw. Procesor danych lub urzadzenie sterujace wykorzystywane w tym ukladzie moze byc jednym ze znanych procesorów programowanych stosowanych w ukladach do sterowania procesami. Zaleta wynalazku jest to, ze dostarcza wielu podobnych urzadzen koncowych polaczonych z interfejsami wykorzystywanymi z róznymi urzadzeniami sterujacymi przystosowanymi do wspólpracy z interfejsami.

Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku, na którym fig. 1 < przedstawia uklad do sterowania urzadzeniami przetwarzajacymi w schemacie blokowym, fig. 2«— uklad wspólnego kanalu sygnalowego polaczonego poprzez interfejsy z urzadzeniami koncowymi w schemacie blokowym, fig. 3«— dwukierunkowy kanal sygnalowy w schemacie blokowym, fig. 4 — interfejs polaczony z jednym z urzadzen koncowych w schemacie logicznym fig. 5 — rózne tory sygnalowe wychodzace ze wspólnego urzadzenia koncowego w polaczeniu z wieloma urzadzeniami laczacymi, w tym równiez z urzadzeniami przesylania danych, w schemacie elektrycznym, fig. 6 i 6a - jedno z urzadzen przesylania danych wejsciowych, stosowane w urzadzeniach laczacych z fig. 5 w schemacie logicznym, fig. 6 i 6b — jedno z urzadzen przesylania danych wyjsciowych, stosowane w urzadzeniach laczacych z fig. 5 w schemacie logicznym, fig. 7 —wykres zaleznosci miedzy róznymi sygnalami w ukladzie do sterowania urzadzeniami przetwarzajacymi w funkcji czasu. > Na figurze 1 jest przedstawiony uklad 10 do sterowania urzadzeniami przetwarzajacymi. Urzadzenie sterujace 12, jak na przyklad cyfrowe urzadzenie sterujace, zawiera procesor 14, na przyklad programowane urzadzenie przetwarzania danych, oraz urzadzenie sterujace 16 kanalem. Procesor 14 jest dolaczony do urzadzenia 16 sterujacego kanalem poprzez wiele torów 18 sterujacych i informacyjnych. Procesor 14 dostarcza dane wyjsciowe do urzadzenia sterujacego 16 kanalem w celu przeslania do urzadzen przetwarzajacych, natomiast dane wejsciowe dostarczane sa do procesora torami 18 z urzadzenia sterujacego kanalem. Konstrukcja procesora 14 i urzadzenie 16 sterujacego kanalem moze byc dowolna, odpowiednia do wytwarzania wlasciwych danych wyjsciowych i sygnalów sterujacych oraz odbierania sygnalów danych wejsciowych poprzez wspólny kanal sygnalowy 20 wejscia/wyjscia w kolejnosci, która zostanie opisana. Jeden koniec kanalu sygnalowego 204 90 495 polaczony jest z urzadzeniem 16 sterujacym kanalem, a kazdy z wielu interfejsów 21 jest równolegle dolaczony do kanalu.

Kazdy z interfejsów 21 sluzy do selektywnego przesylania danych wejsciowych i wyjsciowych miedzy urzadzeniem sterujacym 12 a wieloma urzadzeniami koncowymi 23. Do kazdego z interfejsów 21 dochodza linie 22. Linie 22 stanowia polaczenie z kilkima urzadzeniami koncowymi 23, które sa polaczone równolegle z kazdym z interfejsów 21.

Urzadzenia koncowe 23 zawieraja szereg torów 24 danych wejsciowych i wyjsciowych polaczonych z zewnetrznymi urzadzeniami przetwarzajacymi, nie pokazanymi na rysunku. Sygnaly danych wejsciowych dla urzadzen koncowych moga pochodzic z róznych urzadzen, takich jak czujniki, przelaczniki, styki przekazników, uklady pamieciowe i tym podobne, a wiec sygnaly danych wyjsciowych dostarczane z urzadzen koncowych do urzadzen przetwarzajacych moga byc wykorzystywane do wzbudzania cewek, wspólpracy z urzadzeniami wyswietlajacymi na pulpicie, elementami logicznymi, ukladami sterujacymi i tym podobnymi.

Na figurze 2 przedstawiono schemat blokowy jednego z urzadzen koncowych 23, które jest urzadzeniem przykladowym. Interfejs 21 polaczony jest torami 22 z ukladami logicznymi 26. Uklady logiczne 26 zawieraja elementy adresowe i dekodujace do selektywnego wytwarzania i sterowania wieloma wyjsciowymi sygnalami wybierania poprzez wiele torów 28 adresowych i informacyjnych do wielu urzadzen laczacych, pokazanych jako urzadzenia przesylania danych 27. Urzadzenia przesylania danych moga zawierac albo urzadzenie przesylania danych wejsciowych, albo urzadzenie przesylania danych wyjsciowych. Uklady logiczne 26 zawieraja elementy do przesylania danych wyjsciowych z kanalu 20 do urzadzen przetwarzajacych lub do przesylania danych wejsciowych z urzadzen przetwarzajacych do kanalu 20.

Rodzaj urzadzenia przesylania danych okreslony jest przez to, czy dane urzadzenie przesylania ma odbierac dane z urzadzen przetwarzajacych, czy przesylac dane do urzadzen przetwarzajacych. Kolejnosc wykorzystania tych dwóch rodzajów urzadzen przesylania danych nie jest okreslona. Przyczyna tego zostanie opisana.

Na figurze 3 jest przedstawiony szczególowo wspólny kanal sygnalowy 20 laczacy kazdy z interfejsów 21 z urzadzeniem sterujacym 12. Kanal 20 zawiera cztery podstawowe tory sterowania przenoszace sygnaly V1, V2, V3 i V4. Ponadto kanal zawiera szereg torów 20a przenoszacych sygnal informacji adresowej wejscia/wyjscia dla dwukierunkowego przesylania sygnalu. W torach tych zastosowano podzial czasu w celu dostarczenia sygnalów adresów i danych wyjsciowych do kazdego interfejsu 21 oraz przeniesienia z niej danych wejsciowych do urzadzenia sterujacego 12.

Tor, który przenosi sygnal zegarowy V2, polaczony jest z kazdym z interfejsów 21 w celu sterowania urzadzeniem w czasie wykonywania róznych operacji przez kazde z urzadzen koncowych. Podczas adresowania lub w pierwszym okresie czasu urzadzenie sterujace 12 wytwarza sygnal V4 operacji przeslania adresu, w celu przeslania adresu torami 20a do kazdego z urzadzen koncowych 23 poprzez odpowiadajacy im interfejs 21.

Wówczas gdy dane wyjsciowe maja byc przeslane do urzadzen przetwarzajacych, urzadzenie sterujace 12 wytwarza sygnal V3 operacji przeslania danych wyjsciowych, który podawany jest na kazdyz interfejsów 21 zgodnie z danymi wyjsciowymi w torach 20a w celu wyprowadzenia danych wyjsciowych poprzez interfejsy 21 oraz uprzednio zaadresowane urzadzenia przesylania danych wyjsciowych do urzadzen przetwarzajacych.

Wówczas, gdy dane wejsciowe maja byc przeslane z urzadzen przetwarzajacych do urzadzenia sterujacego 12, urzadzenie sterujace wytwarza sygnal V1 operacji przeslania danych wejsciowych w kanale 20. Sygnal V1 jest podawany poprzez kazdy z interfejsów 21 do odpowiadajacych im urzadzen koncowych 23. Sygnal VI powoduje przeslanie danych wejsciowych poprzez tory 20a z urzadzen przesylania danych wejsciowych, które uprzednio zaadresowano torami 20a. i Wspólne lub koncowe uklady logiczne 26 z fig. 2 pokazano bardziej szczególowo na fig. 4. Interfejs 21 polaczony jest ze wspólnymi ukladami logicznymi 26 urzadzenia koncowego 23. Uklady logiczne 26 kazdego z urzadzen koncowych 23 zlozone sa z elementów dekodujacych, które stanowia uklady logiczne 30 dekodowania adresu oraz uklady logiczne 32 bramkowania adresu, uklady logiczne kierujace 34, uklady logiczne blokujace 36 wejscia/wyjscia. Jak pokazano na figurach 1 i 2, linie 22 zawieraja czesc torów 38,które sa torami adresowymi lub danych wyjsciowych. Podczas adresowania informacja adresowa w kanale 20 dostarczana jest do wejscia ukladów logicznych 30 dekowania adresu poprzez tory 38. Uklad logiczny 30 jest standardowym dekoderem, który wytwarza wiele sygnalów adresowych na wyjsciu w odpowiedzi na rózne kombinacje sygnalów adresowych na wejsciu. Linie 22 zawieraja takze wiele torów 40 informacji wejsciowej, które dostarczaja dane wejsciowe z ukladów logicznych kierujacych 34 do urzadzenia sterujacego 20. Ponadto linie 22 zawieraja wiele torów sterujacych 42, które dostarczaja sygnaly V1, V2, V3 i V4 do ukladów logicznych blokujacych 36 poprzez interfejs 21. Dodatkowe tory sterujace, które stanowia czesc linii 22, dostarczaja sygnal V5 wprowadzenia informacji wejsciowej z ukladu blokujacego 36 do interfejsu 21. Sygnal V5 wytwarzany jest wtedy, gdy dane przesylane sa z urzadzen przetwarzajacych do urzadzenia sterujacego.90 495 Pomiedzy ukladami logicznymi 30 dekodowania adresu a ukladami logicznymi 32 bramkowania adresu znajduje sie uklad 43 wybierania adresu lub przelaczania adresu. Uklad 43 sluzy do doprowadzenia jednego lub wiecej sygnalów adresowych z ukladu logicznego 30 dekodowania adresu do ukladu logicznego 32 bramkowania adresu. Polaczenie ukladu logicznego 30 dekodowania adresu oraz ukladu logicznego 32 bramkowania adresu umozliwia równoczesne wytwarzanie kilku sygnalów wybierajacych lub adresowych w wielu torach adresowych 44 w odpowiedzi na jeden adres dostarczany do wejscia ukladu logicznego 30 dekodowania adresu. Tory adresowe 44 pokazane lacznie jako tory adresowe 44', dolaczone sa do wejsc ukladów logicznych kierujacych 34 i ukladów logicznych blokujacych 36.

Podczas adresowania sygnaly adresowe wtórach 44' wykorzystywane sa do odblokowania ukladu logicznego 38 w celu wytworzenia odpowiednich sygnalów umozliwiajacych przesylanie sygnalów adresowych poprzez uklady logiczne kierujace 34, z których otrzymywane sa w torach 46 z fig. 5 sygnaly wybierajace lub adresowe dla okreslonych urzadzen przesylania danych. Urzadzenia przesylania danych wejsciowych i wyjsciowych sa ukladami z wlasnym podtrzymaniem. Po podaniu sygnalu wybierajacego na wejscia urzadzen przesylania danych pozostaja one w okreslonym stanie, wykrywajac fakt ich zaadresowania lub wybrania. Po zakonczeniu adresowania sygnaly adresowe w torach 44' i 46 nie sa juz potrzebne. Natychmiast po adresowaniu moze byc wytworzony sygnal V1 operacji przeslania danych wejsciowych lub sygnal V3 operacji przeslania danych wyjsciowych, który zainiquje przeslanie danych. Zalózmy, ze natychmiast po adresowaniu pozadane jest przeslanie danych wyjsciowych z urzadzenia sterujacego do urzadzenia przeslania danych wyjsciowych. Uzyskuje sie to poprzez wytworzenie jednego lub wiecej sygnalów V3 operacji przeslania danych wyjsciowych. Sygnal V3 umozliwia ukladowi logicznemu kierujacemu 34 przeslanie danych wyjsciowych z interfejsu 21 poprzez tory 38 do uprzednio okreslonego lub wybranego urzadzenia lub urzadzen przesylania danych wyjsciowych. Po przeslaniu danych wyjsciowych wytwarzany jest sygnal V1 operacji przeslania danych wejsciowych, umozliwiajacy ukladowi logicznemu kierujacemu 36 przeslanie danych wejsciowych z okreslonego urzadzenia przesylania danych wejsciowych torami 40 do kanalu 20 poprzez interfejs 21.

Informacja adresowa i dane przesylane miedzy ukladami logicznymi kierujacymi 34 a kazdym z urzadzen przesylania danych oznaczane sa wtórach 46 jako sygnaly V6—V7. Na fig. 4'i 5 pokazano, ze wiele sygnalów sterujacych z ukladu logicznego blokujacego 3S podawanych jest na kazde z urzadzen przesylania 27. Tesygnaly sterujace to sygnal V1 operacji przeslania danych wejsciowych oraz trzy sygnaly dodatkowe: sygnal V8 przesylania danych wyjsciowych, sygnal V9 przesylania adresu oraz sygnal VI0 gotowosci. Na figurze 5 kazde z N urzadzen przesylania danych 27 jest takie samo i kazde moze zawierac urzadzenie przesylania danych wyjsciowych 27a. Sygnal V1 jest podawany wspólnym torem na koncówke 5 kazdego z urzadzen przesylania, sygnal V8 podawany jest na wspólny tor do.koncówki 6 urzadzen przesylania, a sygnal V9 podawany jest wspólnym torem na koncówke 7 do kazdego z urzadzen przesylania. Sygnaly V6 — V7 danych oraz adresów z torów 46 sa analogicznie podawane do wielu koncówek 9 w kazdym z N urzadzen przesylania 27. Kazde z urzadzen przesylania, na przyklad oznaczone numerem 1, odbiera adres lub sygnal wybierajacy V11 doprowadzany torem na koncówke 8. W ten sposób; kiedy adres pojawia sie na koncówce 8 jednego z urzadzen przesylania, zostaje ono wybrane.

W czasie przesylania danych wyjsciowych w ukladzie wedlug wynalazku dane doprowadzane torami 46 do koncówek 9 kazdego urzadzenia przesylania sa poprzez okreslone urzadzenie przesylania danych wyjsciowych 27b w celu dostarczenia sygnalów wyjsciowych V12 - V13 do urzadzen przetwarzajacych. W podobny sposób przy przesylaniu danych wejsciowych, sygnaly wejsciowe V14 —V15 sa przekazywane poprzez okreslone urzadzenia przesylania danych wejsciowych do torów danych poprzez koncówki 9.

Na figurze 5 pokazano takze dwa tory do przenoszenia sygnalów pierwszenstwaV16 danych wyjsciowych i sygnalu pierwszenstwa V17 danych wejsciowych. Sygnal V16 z koncówki 2 ukladu przesylania 27b dostarcza sygnal pierwszenstwa danych wejsciowych do koncówki 1 ukladu przesylania 27a oznaczonego numerem 2.

Kazdy uklad przesylania dostarcza sygnal wejsciowy VI6 z koncówki 2 do koncówki 1 sasiedniego, nastepnego ukladu przesylania. < W podobny sposób sygnal V17 z koncówki 4 ukladu przesylania 27b oznaczonego numerem 1, dostarczany jest do koncówki 3 ukladu przesylania 27a oznaczonego numerem 2. Taki schemat z dwoma torami dla sygnalów pierwszenstwa umozliwia przesylanie danych w kolejnosci w czasie przesylania danych wejsciowych i wyjsciowych, odpowiednio przez okreslone urzadzenia przesylania sygnalów wejsciowych i wyjsciowych.

Figura 6 przedstawia szczególowo uklady logiczne wybierania i pierwszenstw dla urzadzen przesylania danych. Fig. 6'z fig. 6a pokazuja urzadzenie przesylania danych wejsciowych 27a, afig.6 urzadzenie przesylania danych wyjsciowych 27b. Urzadzenie przesylania danych stanowi albo urzadzenie przesylania danych wejsciowych albo urzadzenie przesylania danych wyjsciowych. W oparciu o fig. 5-6 90 495 mozna zauwazyc, ze urzadzenie przesylania danych 27a powinno miec odpowiednie polaczenia do odebrania sygnalu V1 oraz polaczone koncówki 1 i 2 dla umozliwienia przechodzenia sygnalu V16 z jednego urzadzenia przesylania 27b„(1) do innego urzadzenia przesylania 27b (3). Dla realizacji tych polaczen nalezy koncówke 5 polaczyc ze zlaczem 48 a koncówke 6 pozostawic niedolaczona. W urzadzeniu przesylania 27a dokonywane jest krosowanie laczace koncówki 1 i 2, jak pokazano Imiami przerywanymi na fig. 6. Ponadto urzadzenie przesylania 27a zawiera szereg odbiorników 64 pokazanych na fig. 6a. Sygnal V18 przesylania danych wejscia/wyjscia jest doprowadzany poprzez punkty 56 i 62 jak pokazano liniami przerywanymi, by umozliwic odbiornikom 64 przeslanie ich informacji wejsciowej V14 — V15 do koncówek 9 i toru 46.

W przypadku, gdy urzadzenie przesylania danych stanowi urzadzenie przesylania danych wyjsciowych 27b, oznaczone numerem 3, nastepuje polaczenie miedzy koncówkami 3 i 4 które umozliwia przechodzenie sygnalu V17 przez kazdy uklad przesylania 27b. Ponadto, sygnal V1 na koncówce 5 pozostaje niedolaczony, a koncówka 6 jest dolaczona do zlacza 48 by umozliwic dostarczenie sygnalu V8 do urzadzenia 27b. Sygnal V18 jest doprowadzany do wielu nadajników 66 z fig. 6b poprzez punkty 56 i 58 jak pokazano linia przerywana.

Nadajniki 66 sa ukladami z wlasnym podtrzymaniem, przejmujacymi stany sygnalów wejsciowych V6 — V7 na koncówkach 9 toru 46. Przykladowo, gdy sygnalV6 reprezentuje wartosc logiczna „1", odpowiadajacy mu sygnal wyjsciowy nadajnika 66 przyjmuje wartosc logiczna „1", gdy sygnal V18 zostaje przekazany do nadajnika. Nadajniki 66 odbieraja takze sygnaly V10 gotowosci lub zerujace z ukladu logicznego blokujacego 36 wejscia/wyjscia na fig. 4. Sygnal V10 jest funkcja sygnalu zegarowego V2. Uklad logiczny blokujacy 36 wejscia/wyjscia moze zawierac na przyklad pojemnosc, obwód calkujacy odbierajacy sygnal V2. Jesli obwód calkujacy jest utrzymywany wstanie naladowanym przez powtarzajace sie sygnaly zegarowe V2, sygnal V10 pozostaje wstanie nieaktywnym, bez wplywu na nadajniki 66. Jednakze jesli z jakiejs przyczyny, takiej jak uszkodzenie zasilania lub przerwa w sygnalach V2, obwód calkujacy spowoduje zmiane stanu sygnalu V10, podajacy sygnal zerujacy do nadajników 66 i zapobiegajac przeslaniu blednych danych do urzadzen przetwarzajacych. < Dzialania ukladu logicznego z figury 6 jest takie samo dla urzadzenia przesylania danych wejsciowej jak i wyjsciowych. Zatem dzialanie ukladu z fig. 6 zostanie wyjasnione na podstawie urzadzenia przesylania danych wyjsciowych 27b. Zalózmy, ze po podaniu zasilania, sygnal V10 zostaje podany na wejscie zerujace C przerzutnika 68 wymuszajac jego stan stabilny odpowiadajacy wartosci logicznej„0". Równoczesnie sygnal V10 podawany jest do kazdego z nadajników 66, wymuszajac jego stan stabilny odpowiadajacy wartosci logicznej „O", wówczas, gdy urzadzenie sterujace 12 z fig. 3 rozpocznie wytwarzanie sygnalu V2, gdy tylko odebrana zostanie okreslona liczba sygnalów V2, sygnal V10 staje sie nieaktywny i znikaja sygnaly zerujace, zezwalajac na normalne dzialanie ukladów.

W czasie adresowania, sygnal V9 z koncówki 7 podawany jest na bramke I 50 wraz z jednym z sygnalów V11 adresowych lub wybierania na koncówce 8 urzadzenia 27b. Adres podawany na bramke I 50 zalezy od tego, który uklad .przesylania zajmuje urzadzenie 27. Sygnal V9 oraz sygnaly V11 adresowe odblokowuja bramke I 50, podajac sygnal do wejscia przelaczajacego S w celu wymuszenia stanu stabilnego przerzutnika 68, odpowiadajacego wartosci logicznej „1" na wyjsciu. Sygnal odpowiadajacy wartosci logicznej „1" z przerzutnika 68 podawany jest na bramke I 52 lacznie z sygnalem wejsciowym V16 z koncówki 1. Na fig. 5 widac, ze koncówki 1 i 3 z ukladzie przesylania 27b oznaczonym 1 sa niedolaczone. Umozliwia to przejscie sygnalu V16 do ukladu przesylania o najwyzszym pierwszenstwie i odblokowanie bramki I 52 przy kazdym stanie stabilnym przerzutnika 68. Przy ustalonym stanie stabilnym przerzutnika 68 bramka I 52 jest otwarta i podaje sygnar odpowiadajacy wartosci logicznej „1". Wówczas, gdy sygnal V8 przeslania danych wyjsciowych zostaje podany na koncówke 6 bramki I 54, zostaje ona otwarta i wytwarza sygnal V18 przeslania danych wejscia/wyjscia. Sygnal V18 podawanysjest z punktu 56 do punktu 58 na fig. 6b. Jak opisano poprzednio sygnal V18 powoduje odebranie przez nadajniki 66 stanów zgodnie ze stanami sygnalów V6 — V7. danych wejsciowych na torach 46. W chwili odebrania sygnalu V18 nadajniki 66 wprowadzaja sygnaly V12 —V13 do urzadzen przetwarzajacych. • Powrócmy jeszcze do figury 6, do wyjscia bramki I 54. Sygnal V18 podawany jest zwrotnie na wejscie C lub R przerzutnika 68 w celu wyzerowania go tylnym zboczem sygnalu V18, co konczy wybranie urzadzenia przesylania 27b i przygotowuje je do zaadresowania przy nastepnym adresowaniu. Bramka I 60 polaczona jest z wyjsciem 0 przerzutnika 68 oraz odbiera sygnal wejsciowy V16. Wówczas, gdy przerzutnik 68 jest w stanie stabilnym, jego wyjscie 0 dostarcza sygnal odpowiadajacy wartosci logicznej „0". Bramka 60 znajduje sie zatem w stanie zablokowanym, dostarczajac blokujacy sygnal odpowiadajacy wartosci logicznej „0" na koncówke 2. Na fig. 5»widac, ze wówczas sygnal V16 jest podawany poprzez koncówki 1 i 2 urzadzenia przesylania 27a oznaczonego numerem 2 do koncówki 1 urzadzenia przesylania 27b oznaczonego numerem 3. W ten sposób sygnal VI0 zapobiega otwarciu bramek I 52 i 60 w urzadzeniu przesylania 27b, oznaczonym numerem 3, przed90 495 7 przeslaniem danych przez urzadzenie przesylania 27b oznaczone numerem 1. Jednakze gdy przerzutnik 68 jest wyzerowany, bramka I 60 zostaje otwarta, wytwarzajac sygnal V16 odpowiadajacy wartosci logicznej „1".

Sygnal Vt6, pokazanysna figurze 5, przechodzi wówczas poprzez kanal pierwszenstwa i koncówki 1 i 2 urzadzenia przesylania 27a 2 do koncówki 1 i bramek I 52 i 60 urzadzenia przesylania 27b (3). Jesli przerzutnik 68 w urzadzeniu* przesylania 27b (3) jest wstanie stabilnym, sygnal odpowiadajacy wartosci logicznej „1" otwiera bramke I 52. Jesli przerzutnik 68 w urzadzeniu przesylania 27b (3) jest wyzerowany, sygnal V16 otwiera bramke r 60 w celu dostarczenia sygnalu VI6 odpowiadajacego wartosci logicznej „1" do koncówki 1 N-tego urzadzenia przesylania* Zakladajac, ze przerzutnik 68 w urzadzeniu przesylania 27b (3) jest wstanie stabilnym, bramka I 52 jest otwarta, a z bramki I 54, po wystapieniu drugiego sygnalu V 8, zostaje wygenerowany drugi sygnal V18. W ten sposób informacja z drugiego urzadzenia przesylania 27b o najwyzszym pierwszenstwie (oznaczonego przez 3) zostaje wyprowadzona do urzadzen przetwarzajacych. JesJi pozadane jest wyprowadzenie danych z wiecej niz dwóch urzadzen przesylania 27b w sposób opisany lacznie w oparciu 0 fig. 5,6 i 6b, konieczne jest dolaczenie koncówki 2 wychodzacej z urzadzenia przesylania 27a (N) do koncówki 1 ukladu przesylania 27b (N-1) w sposób pokazany na fig. 5.

Uklad logiczny urzadzenia przesylania 27a z fig. 5, 6, i,6a dziala w ten sam sposób, jak uklad logiczny urzadzenia przesylanie 27bf przy czym do kolejnego odblokowywania kazdego z urzadzen 27a w kolejnosci pierwszenstw wykorzystywany jest sygnal V17 pierwszenstw danych wejsciowych w celu przeslania danych wejsciowych zarzadzen przetwarzajacych do urzadzenia sterujacego. Podstawowa róznica miedzy urzadzeniami przesylania 27a i 27b polega na tym, ze odbiorniki 64 w urzadzeniach 27a jedynie przepuszczaja dane wejsciowe VT4-V15do Unit 46. po dodaniu sygnalu VT8 z bramki I 54.

Przed dalszym opisem wydaje sie korzystne rozwazenie kolejnosci operacji! które maja miejsce w systemie. < Zwrócmy uwage na fig. 3«i 7. Jak opisano poprzednio dla fig. 3; urzadzenie sterujace 16 kanalem lub urzadzenie sterujace 12 wytwarza rózne sygnaly zegarowe oraz sterujace lub operacyjne w celu sterowania przesylaniem danych i adresowaniem w kanale 20. Kolejnosc, w jakiej wytwarzane sa te sygnaly, pokazano na fig. 7.< Uklad logiczny wytwarzajacy te sygnaly nie jest tu pokazany, poniewaz wydaje sie on oczywisty i mozliwy do realizacji w urzadzeniu sterujacym wytwarzajacym te sygnaly w oparciu o wykres z fig. 7.

Na wykresie sygnalów w funkq'i czasu z fig. 7 < pokazano trzy podstawowe okresy czasu. Sa to okres pierwszy okreslany faza przeslania adresu, okres drugi — faza przeslania danych wyjsciowych oraz okres trzeci — faza przeslania danych wyjsciowych. W czasie dzialania ukladu wedlug wynalazku powtarzajacy sie sygnal zegarowy V2 okresla szereg przedzialów czasu TO do T6, w których wystepuja odpowiednie impulsy.

Sygnal V2 jest podstawowym sygnalem zegarowym wykorzystywanym do synchronizacji wszystkich operacji przesylania adresów i danych dokonywanych miedzy urzadzeniami koncowymi a urzadzeniem sterujacym. < Pierwszym wytwarzanym sygnalem operacyjnym jest sygnal V4, który wystepuje w czasie pomiedzy TO aT1 i pozostaje dodatni az do zakonczenia przedzialu Tl. W czasie, gdy sygnal V4 jest dodatni, sygnaly adresu ukladu sa przesylane w torach 20a kanalu 20.

Na figurze 4 widac, ze sygnal V4 i sygnaly adresowe przechodza przez interfejsy 21, w których sygnaly adresowe podawane sa na uklady logiczne 30 dekodowania adresu torami 38 i sygnal V4 podawany jest na uklad logiczny blokujacy 36 wejscia/wyjscia w jednym z torów 42. Sygnal V4 przechodzi przez uklad logiczny blokujacy 36 wejsc ia/wyiscia i równoczesnie podawany jest do ukladu logicznego kierujacego 34 i ukladu logicznego 30 dekodowania adresu. Sygnal V4 wykorzystywany jest do bramkowania adresu z toru 38 przez uklad logiczny 30 dekodowania adresu, uklad laczacy 43 oraz ukladu logiczny 32 bramkowania adresu. • Adres jest wiec podawany torami 44 i 44' do ukladu logicznego kierujacego 34 i ukladu logicznego blokujacego 36 wejscia/wyjscia. Sygnal V4 pojawiajacy sie na wejsciu ukladu logicznego kierujacego 34 wytwarza przynajmniej jeden sygnal wybierajacy na wyjsciu ukladu kierujacego i w torach 46 w celu równoczesnego wybrania jednego lub wiecej urzadzen przesylania 27 z fig. 5j Na figurze 4 sygnaly adresowe w torach 44' podawane na uklad logiczny blokujacy 36 wejscia/wyjscia obejmuja sygnaly reprezentujace kazdy mozliwy sygnal adresowy lub wybierajacy pochodzacyz ukladu logicznego 32 bramkowania adresu. Tesygnaly adresowe w polaczeniu z sygnalem V4 i impulsem zegarowym w przedziale czasu Tt powoduja powstanie wyjsciowego sygnalu V9 przeslania adresu z ukladu logicznego blokujacego 36 wejscia/wyjscia. Sygnal V9 pokazany na fig. 5< i 6 podawany jest równoczesnie na koncówke 7 kazdego z urzadzen przesylania 27 w celu wybrania okreslonego urzadzania przesylania 27 odbierajacego sygnal wybierajacy lub adresowy na wejsciu na koncówce 8.

Ilosc L kombinacje wybierania urzadzen przesylania 27 w fazie adresowania okreslone sa polaczeniami ukladu laczacego 43 miedzy ukladem logicznym 30 dekodowania adresu a ukladem logicznym 32 bramkowania adresu. Przykladowo, jesli pozadane jest wybranie tylko urzadzenia przesylania 27b oznaczonego numeru 1, koncówki torów 44 powinny byc polaczone tak, by dostarczyc sygnal adresowy V11 do koncówki 8 urzadzenia przesylania 27b (U. kiedy okreslony adres podawany jest na uklad logiczny 30 dekodowania adresu. Z drugiej8 90 495 strony/ jesli wymagane jest zaadresowanie urzadzen przesylania 27b (1 i 3), koncówki ukladu laczacego polaczone beda tak, by dostarczyc sygnal wybierajacy do koncówki 8 kazdego z urzadzen 27b kiedy tylko okreslony adres podany zostanie na uklad logiczny 30 dekodowania adresu. Pierwszy sygnal wybierajacy V11 jest zatem dolaczony do koncówki 8 pierwszego urzadzenia przesylania 27b, a drugi sygnal wybierajacy V11 jest podawany na koncówke 8 drugiego urzadzenia przesylania 27b. Przyklady wyjasniaja jak mozliwe jest wybranie dowolnej wymaganej kombinacji urzadzen 27a i 27b w róznych urzadzeniach koncowych jedynie poprzez polaczenie odpowiednich torów 44.

Powrócmy do figury 7. Wkrótce po sygnale V9 wytwarzany jest sygnal V3 operacji przeslania danych wyjsciowych z urzadzenia sterujacego i podawany do kazdego z interfejsów 21 zgodnie z danymi wyjsciowymi. « W czasie, gdy sygnal V3 jest dodatni, dane wyjsciowe umieszczane sa w torach 20a (fig. 3) urzadzenia sterujacego kanalem i podawane poprzez interfejs 21 do ukladu logicznego kierujacego 34. Równoczesnie sygnal V3 podawany jest na jeden z torów 42 do ukladu logicznego blokujacego 36 wejscia/wyjscia. Sygnal V3 przechodzi poprzez uklad logiczny blokujacy 36 wejscia/wyjscia do ukladu logicznego kierujacego 34, podajac sygnaly danych wyjsciowych z toru 38 przez uklad logiczny kierujacy do toru 46.

W ukladzie logicznym blokujacym 36 wejscia/wyjscia impuls zegarowy w przedziale czasu T2 w jednym z torów 42 lacznie z sygnalem V3 dostarcza sygnal V8 przesylania danych wyjsciowych. Sygnal V8 podawany jest do koncówki 6 kazdego z N-urzadzen przesylania (fig. 5). Jak to wyjasniono poprzednio, kazde z urzadzen przesylania 27b polaczone jest poprzez koncówki 6 w odpowiednich urzadzeniach przesylania w celu podawania danych wyjsciowych z toru 46 przez wybrane urzadzenie przesylania 27b jako sygnalów V12-V13. danych wyjsciowych. < Dla urzadzen przesylania danych 27 sygnaly pierwszenstwa V16 i V17 sa przesylane w kolejnosci od wyzszego do nizszego pierwszenstwa. W przedziale czasu od to do t1 sa przesylane sygnal pierwszenstwa V16 danych wyjsciowych i sygnal V17 danych wejsciowych ze wszystkich urzadzen przesylania danych 27. W chwili czasu t1 jest przesylany sygnal V16 pierwszego pierwszenstwa z urzadzenia przesylania danych wyjsciowych w chwili czasu t2 jest przesylany sygnal V16 drugiego pierwszenstwa z urzadzenia przesylania danych wyjsciowych, w chwili czasu t3 jest przesylany sygnal V17 pierwszego pierwszenstwa z urzadzenia przesylania danych wejsciowych, w chwili czasu od t4 jest przesylany sygnal V17 drugiego pierwszenstwa z urzadzenia przesylania danych wejsciowych i w chwili czasu t5 jest przesylany sygnal V17 trzeciego pierwszenstwa z urzadzenia przesylania danych wejsciowych. Uzyskuje sie to przy pomocy podwójnego ukladu pierwszenstwa w kazdym z urzadzen koncowych. Jeden z ukladów pierwszenstwa obejmuje uklady logiczne pierwszenstwa kazdego z urzadzen 27b do selektywnego wytwarzania sygnalu pierwszenstwa V16 danych wyjsciowych (patrz bramka I 60 na fig. 6).

Jak pokazano na figurze 5, sygnal V16 jest kolejno dolaczony z koncówki 2 kazdego z urzadzen przesylania do koncówki 1 kolejnego, sasiedniego urzadzenia przesylania. W urzadzeniach przesylania, które stanowia urzadzenie przesylania danych wejsciowych, koncówki 1 i 2 sa polaczona Pozwala to na przesylanie sygnalu V16 poprzez urzadzenie przesylania 27a w celu podania na uklad logiczny pierwszenstwa w kazdym z róznych urzadzen przesylania 27b. Miech sygnal V8 dokona przeslania danych wyjsciowych poprzez pierwsze urzadzenie przesylania 27b. Na skutek tego sygnal V16 pierwszego urzadzenia przesylania 27b odpowiada wartosci logicznej „V, i przechodzi przez koncówki 1 i 2 pierwszego urzadzenia przesylania 27a do koncówki 1 drugiego urzadzenia przesylania 27b. Sygnal V16 na koncówce 1 drugiego urzadzenia przesylania 27b (fig. 6) umozliwia przeslanie danych do urzadzen przetwarzajacych po pojawieniu sie drugiego sygnalu V8 jak pokazano na fig. 7.< Drugi sygnal V8, który wystepuje w chwilach T2 i T3, dokonuje przeslania informacji poprzez drugie urzadzenie przesylania 27b w taki sam sposób, jak opisano dla pierwszych sygnalów V3 i V8 z ukladu logicznego blokujacego 36 wejscia/wyjscia. * Natychmiast po fazie przesylania danych wyjsciowych urzadzenie sterujace 12 realizuje przesylanie danych wejsciowych, wytwarzajac sygnal V1 operacyjny przeslania danych wejsciowych o czasie trwania okreslonym przedzialami czasu T3 iT4. Sygnal V1 przekazywany jest do kanalu 20 poprzez kazdy z interfejsów 21 ido ukladu logicznego blokujacego 36 wejscia/wyjscia w kazdym z urzadzen koncowych (fig. 4). Sygnal V1 przechodzi przez uklad blokujacy 36 jako jeden z sygnalów wejsciowych ukladu programujacego do koncówek 5 kazdego z urzadzen przesylania z fig. 5.< Zalózmy, ze wybrane zostaly urzadzenia przesylania 27a. Sygnal V1 powoduje najpierw przeslanie sygnalów V14 — V15 danych wejsciowych pierwszego urzadzenia przesylania 27a do toru 46 i do ukladu programujacego. Uklad programujacy, aktualnie odblokowany sygnalem V1 powoduje4 przeslanie sygnalów danych wejsciowych z toru 40 do interfejsu 21. Interfejs 21 przekazuje dane wejsciowe do wspólnego kanalu 20 w odpowiedzi na sygnal zezwalajacy dla danych wejsciowych, wytwarzany w ukladzie logicznym blokujacym 36 wejscia/wyjscia. Sygnal ten wystepuje jako sygn ! zezwalajacy w interfejsie 21 w czasie trwania sygnalu V1.90 495 9 Jak pokazano na figurze 7, w czasie trwania sygnalu VI wytwarzany jest sygnal V19 przesylania danych wejsciowych. Sygnal ten nie wystepuje na zadnych innych figurach poza fig. 7 i jest sygnalem wytwarzanym wewnetrznie w urzadzeniu sterujacym 12 w celu przekazania danych wejsciowych do urzadzenia sterujacego 16 kanalem. Wkrótce po wytworzeniu pierwszego sygnalu V1 moze byc wytworzony drugi sygnal V1 oraz drugi sygnal V19 w czasie okreslonym przedzialami czasu T4 iT5. Po drugim sygnale VI mozna wytworzyc trzeci sygnal V1 i V19 w czasie okreslonym przedzialami czasu T5 i T6. W czasie tych dodatkowych przedzialów czasu dane wejsciowe sa kolejno przekazywane przez N-te, (N-1)-te urzadzenie przesylania 27, przy czym to ostatnie urzadzenie nie jest pokazane na fig. 5. To ostatnie urzadzenie przesylania wskazano wyjsciem z koncówki 4 N-tego urzadzenia przesylania sygnalu biegnacego do (N— 1) — tego urzadzenia. Po zakonczeniu przesylania danych wejsciowych opisany proces moze byc powtórzony poprzez wytworzenie kolejnego sygnalu V4 w celu otrzymania dodatkowego adresu,systemu dla kazdego z urzadzen koncowych.

Na figurze 7 przedstawiono równiez przebieg sygnalu V20 przerzutnika.

Z powyzszego opisu widac, w jaki sposób mozna dzieki wynalazkowi wykonywac operacje logiczna LUB na wielu bitach danych wejsciowych z róznych urzadzen przesylania danych wejsciowych podawanych do wspólnego kanalu 20. Jest to mozliwe, poniewaz kazde z urzadzen koncowych moze byc równoczesnie adresowane przy pomocy tego samego adresu. Powrócmy do fig. 2 • i 4 i zalózmy, ze urzadzenia laczace 43 w dwóch lub wiecej urzadzeniach koncowych ustawione sa tak, by równoczesnie zaadresowac jedno lub wiecej urzadzen przesylania danych wejsciowych, powodujac ich ustawienie sie po odebraniu danych wejsciowych z urzadzen przetwarzajacych. Po pojawieniu sie sygnalu V1 dane wejsciowe zostana równoczesnie przekazane przez okreslone urzadzenia przesylania danych wejsciowych i pojawiaja sie w odpowiadajacych im interfejsach 21 w celu przekazania do wspólnego kanalu 20. Równoczesne podanie danych wejsciowych z tych urzadzen jest równoznaczne z wykonaniem operacji LUB na bitach danych pochodzacych z odpowiednich urzadzen przesylania danych wejsciowych, t Mimo, iz dzialanie ukladu wedlug wynalazku zostalo opisane poczawszy od adresowania poprzez przesylanie danych wyjsciowych az do przesylania danych wejsciowych kolejnosci przesylania danych moze zostac odwrócona. Konieczne jest jednak przy takim odwróceniu, by adresowanie bylo inicjowane przez przeslanie danych, t Wynalazek umozliwia przesylanie duzych bloków danych z procesora lub z urzadzenia sterujacego, adresujac jedynie wiele urzadzen koncowych jednym adresem po którym nastepuje przesylanie danych wejsciowych i wyjsciowych, które zawieraja tyle okresów przesylania, ile potrzebnych jest do przeslania wymaga¬ nej ilosci informacji.

Claims (5)

Zastrzezenia patentowe

1. Uklad do sterowania urzadzeniami przetwarzajacymi zawierajacy urzadzenie sterujace wytwarzajace sygnaly adresowe dla kierowania przesylaniem adresów i danych do urzadzen przetwarzajacych, kanal sygnalowy polaczony z urzadzeniem sterujacym dla przenoszenia sygnalów reprezentujacych adresy i dane oraz urzadzenia koncowe dolaczone do kanalu dla selektywnego przesylania danych miedzy urzadzeniami przetwarzajacymi a urzadzeniem sterujacym, znamienny tym, ze urzadzenia koncowe (23) sa polaczone równolegle dla równoczesnego adresowania, kazde z urzadzen koncowych (23) zawiera co najmniej jedno urzadzenie laczace zawierajace urzadzenie przesylania danych (27) a urzadzenie przesylania danych (27) jest urzadzeniem przesylania danych wejsciowych (27a) dla przesylania danych z urzadzen przetwarzajacych do urzadzenia sterujacego lub urzadzeniem przesylania danych wyjsciowych (27b) dla przesylania danych z urzadzenia sterujacego do urzadzen przetwarzajacych, uklady logiczne (30) dekodowania czasu w kanale (20) dla wytworzenia sygnalów wybierajacych dla wybierania urzadzenia laczacego, uklady logiczne kierujace (34) do kierowania jednego z sygnalów wybierajacych do kazdego wybranego urzadzenia laczacego w czasie pierwszego okresu oraz zaadresowania urzadzenia przesylania danych (27) i kierowania danych w jednym kierunku kanalem (20) miedzy urzadzeniami przetwarzajacymi a urzadzeniem sterujacym (12) poprzez wybrane urzadzenie laczace z urzadzeniami przesylania danych wejsciowych (27a) w czasie jednego z dwóch kolejnych okresów czasu nastepujacych po pierwszym okresie czasu i kierowania danych w kierunku przeciwnym kanalem (20) miedzy urzadzeniami przetwarzajacymi a urzadzeniem sterujacym (12) poprzez wybrane urzadzenie laczace z urzadze¬ niami przesylania danych wyjsciowych (27b) w czasie drugiego z dwóch kolejnych okresów czasu.

2. Uklad do sterowania, wedlug zastrz. 1, znamienny tym, ze zawiera wiele interfejsów (21) dla dolaczenia przynajmniej jednego z wielu urzadzen koncowych (23) do kanalu (20) dla dostarczenia sygnalów reprezentujacych adresy do ukladu logicznego (30) dekodowania adresu w czasie pierwszego okresu czasu, przesylania danych w jednym kierunku miedzy kanalem (20) a ukladami logicznymi kierujacymi (34) w czasie jednego z dwóch kolejnych okresów czasu i przeslania danych w,kierunku przeciwnym miedzy ukladami logicznymi kierujacymi (34) a kanalem (20) w czasie drugiego z dwóch kolejnych okresów czasu.10 90 495

3. Uklad do sterowania, wedlug zastrz. 1, znamienny tym, ze kazde z urzadzen koncowych (23) zawiera uklad logiczny blokujacy (36) dla sygnalów operacyjnych w kanale i sygnalów wybierajacych dostarczanych przez uklad logiczny (30) dekodowania adresu dla selektywnego dostarczenia sygnalów zezwalajacych dla ukladu logicznego (30) dokodowania adresu, ukladu logicznego kierujacego (34) i ukladu laczacego w czasie pierwszego okresu czasu i dwóch kolejnych okresów czasu dla sterowania sygnalami wybierajacymi, adresujacymi urzadzenie przesylania danych (27) oraz czasem i kierunkiem przesylania danych w obydwu kierunkach miedzy urzadzeniami przetwarzajacymi a urzadzeniem sterujacym (12).

4. Uklad do sterowania, wedlug zastrz. 1,znamienny tym, ze kazde z urzadzen przesylania danych wejsciowych (27a) ma pierwszenstwo przesylam danych wzgledem innego urzadzenia przesylania danych wejsciowych (27a) oraz kazde z urzadzen przesylania danych wyjsciowych (27b) ma pierwszenstwo przesylania danych wzgledem innego urzadzenia przesylania danych wyjsciowych (27b) a kazde z urzadzen koncowych (23) zawiera pierwszy i drugi uklad pierwszenstwa odpowiednio polaczony z kazdym z urzadzen przesylania danych wejsciowych (27a) i wyjsciowych (27b) dla kolejnego przesylania danych przez urzadzenia przesylania danych wyjsciowych lub wejsciowych w kolejnosci od wyzszego do nizszego pierwszenstwa w czasie dwóch kolejnych okresów czasu. <

5. Uklad do sterowania wedlug zastrz. 1,znamienny tym, ze kazde z urzadzen koncowych (23) zawiera uklad logiczny blokujacy (36) dla sygnalów operacyjnych w kanale (20) i sygnalów wybierajacych dla selektywnego wytworzenia sygnalów zezwalajacych wyznaczajacych pierwszy, drugi i trzeci okres czasu, a urzadzenie przesylania danych (27) zawiera uklad wybierajacy dla wybierania okreslonego urzadzenia przesylania danych w odpowiedzi na sygnal wybierajacy i sygnal zezwalajacy wyznaczajacy pierwszy okres czasu, przy czym urzadzenie przesylania danych (27) moze byc urzadzeniem przesylania danych wejsciowych (27a) dla przesylania danych z urzadzen przetwarzajacych do urzadzenia sterujacego (12) w odpowiedzi na sygnaly zezwalajace wyznaczajace drugi lub trzeci okres czasu lub urzadzeniem przesylania danych wyjsciowych (27b) dla przesylania danych z urzadzenia sterujacego (12) do urzadzen przetwarzajacych w odpowiedzi na sygnal zezwalajacy wyznaczajacy pierwszy lub drugi okres czasu. 14 % 12 i .' » t ¦* 18 ' / 10 -1 20 ! 1 i A i -22 .—L j -24 r"21 23 — 1 f < 1 -24 r 23 ; -22 t 4 i 24 Jft 23 i r < 1 24 2390 495 20 Jj2D 24 '?u 1 \ t . 26 [ 1 i « , , 21 22 27 U— 27 28 r \ 28 23 Fig 2 12 16 * * 1_ -n 20 .Vi ^ i V2 r l ! V3 i VL j j 20a * I \ . _l 20 * 20 J i L 1_ ' ' > 1 Rg.3 21 21 40 38 20 20 21 38 VL 1-—-J "30 r43. h"-1 -32 1-44 44' ? %- ZEZ Vi [^46 2L 42 36 Vi VhV<> Vn , Rg490 495 • Rg.5 ¦-©-- Vl7J ®—^ t> 1 ^ Lr^52 54 *- Fig.6B Fig6A90 495 TO T1 _T~L 12 fi ft T5 T6 J~l_ V4- J~T i_r va "L_r v« v 20 V v*r 16 luo f/ f~ J^r J I TT "TT ~LJ "L Fig. 7