RU1800445C - Устройство дл программного управлени - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении систем управлени  технологич.ескими процессами. Целью изобретени   вл етс  расширение области применени  модульного устройства за счет введени  функции передачи управлени  другим модулем и приема управлени  как от внешнего устройства управлени , так и от других модулей системы; введени  входов и выходов, обеспечивающих организацию интерфейса при построении управл ющей системы с требуемым объемом пам ти микрокоманд. При этом обеспечиваетс  возможность агрегатирова- ни  и наращивани  управл ющей пам ти в зависимости от сложности алгоритма управлени . Модульное устройство содержит блок 1 пам ти микрокоманде выходами 1.1

Description

- микроопераций, 1.2 - признака формата, 1.3 - времени задержки, 1.4 - адреса безусловного перехода (передачи управлени ); счетчик 2 адреса; регистр 3 микроопераций; коммутатор 4 направлени  приема адреса; триггер 5 режима; шифратор 6 направлени  приема управлени ; дешифратор 7 направлени  передачи управлени ; счетчик 8 времени задержки; элемент 9 запрета; шину 10 микроопераций; первый 11, второй 12, третий 13 и четвертый 14 элементы ИЛИ, первый 15 и второй 16 элементы И; входы 17.1 и 17.2 синхронизации; входы 6.1-6.1-1 инициализации данного модул  другими модул ми системы; вход 6.I инициализации модул  от внешнего устройства управлени ; выходы 7.1-7.d передачи управлени  дру- тим модул м и соответствующие св зи. Новым в устройстве  вл етс  введение дешифратора направлени  передачи управлени , шифратора направлени  приема управлени , коммутатора направлени  приема адреса, триггера режима, элемента запрета, первого элемента ИЛИ, второго элемента ИЛИ, третьего элемента ИЛИ, четвертого элемента ИЛИ, первого и второго элементов И и обусловленных ими св зей. 5 ил.

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано при построении систем управлени  технологическими процессами.

Целью изобретени   вл етс  расширение области применени  устройства, называемого теперь модульным устройством дл  программного управлени  (МПУ), за сет; а) введени  функции передачи управлени  другими модул ми, и приема управлени  как от внешнего устройства управлени , так и от других модулей системы; б) введени  входов и выходов, обеспечивающих организацию физических линий св зи (интерфейса ) при построении управл ющей системы с требуемым объемом пам ти микрокоманд.

Поставленна  цель достигаетс  тем, что в устройство дл  программного управлени , содержащее счетчик времени задержки, регистр микроопераций, блок пам ти микрокоманд , счетчик адреса, причем выход счетчика адреса соединен с адресным входом блока пам ти микрокоманд, а выходы микроопераций и времени задержки блока пам ти соединены соответственно с информационным входом регистра микрооперацией и счетчиком времени задержки, дополнительно введены: коммутатор направлени  приема адреса, триггер режима , шифратор направлени  приема управлени , дешифратор направлени  передачи управлени , элемент запрета, шина микроопераций, первый, второй, третий и четвертый элементы ИЛИ, первый, второй элементы И, причем группа входов инициализации устройства  вл ютс  группой входов шифратора направлени  приема управлени , выход которого соединен с младшими разр дами входа первого элемента ИЛИ и с группой информационных входов коммутатора направлени  приема адреса, выход адреса/номера модул  блока пам ти микрокоманд соединен с второй

группой информационных входов коммутатора направлени  приема адреса, со входом второго элемента ИЛИ, с группой информационных входов дешифратора направлени  передачи управлени , выход

которого  вл етс  выходом передачи управлени  другим устройством системы , группа выходов признака формата блока пам ти микрокоманд соединен со второй группой первого элемента ИЛИ, с

V-управл ющим входом дешифратора направлени  передачи управлени , с первым входом третьего элемента ИЛИ, с К-входом триггера режима, выход которого соединен со вторым входом третьего элемента ИЛИ, с управл ющим входом элемента запрета, выход-регистра микроопераций соединен с информационным входом элемента запрета, выход которого соединен с шиной микроопераций, выход первого элемента ИЛИ соединен с пр мым и инверсным управл ющими входами коммутатора направлени  приема адреса, выход которого соединен с информационным входом счетчика адреса, выход первого элемента

ИЛИ и первый вход синхронизации устройства соединены соответственно с 1-входом и синхровходом IK-триггера режима, первый вход синхронизации устройства соединен с первым входом первого элемента И,

выход которого соединен с синхровходом и счетным входом счетчика времени задержки , второй вход синхронизации устройства  вл етс  первым входом второго элемента И, выход которого соединен с синхровходом

регистра микроопераций, выход третьего элемента ИЛИ соединен со вторыми входами первого и второго элементов И, выход переноса счетчика времени задержки соединен со счетным и синхровходом счетчика адреса, параллельный выход счетчика времени задержки соединен с группой входов четвертого элемента ИЛИ, выход которого соединен с V-управл ющим входом счетчика времени задержки, выход второго эле- мента ИЛИ соединен с V-управл ющим входом счетчика адреса.

Сущность предлагаемого изобретени  состоит в обеспечении возможности агре- гатировани  и наращивани  управл ющей пам ти в зависимости от сложности алгоритма управлени  с сохранением виртуальной (непрерывной) адресации микрокоманд, то есть построени  дискретных сетевых структур управлени . Эта воз- можность реализуетс  путем:

а) введени  интерфейсных входов-выходов в каждом модуле. При выполнении модул  по технологии СБИС в одном корпусе эти входы-выходы реализуют внешние св зи передачи управлени  между модул ми;

б) введени  формата микрокоманды, обеспечивающего адресацию ПЗУ не только внутри одного модул , но и возможность последовательной передачи управлени  другим модул м системы.

Указанные усовершенствовани  позвол ют размещать в управл ющей пам ти микропрограммы комплексных (объединен- ных) алгоритмов большой сложности, Жесткость адреса передачи управлени  между модул ми несколько снижает гибкость микропрограммировани , однако при оптимальном агрегатировании комплексных алгоритмов этот недостаток неощутим. При этом сложность интерфейса обмена получаетс  минимальной, т.к. дл  передачи управлени  между двум  модул ми требуютс  две физические линии св зи, передающие единичный сигнал. Таким образом, сложность интерфейсной шины С составит: С 2п, где п - число модулей в составе. Кроме того, реализаци  сущности предполагаемого изобретени  указанным путем с использо- ванием технологии СБИС позвол ет достичь технико-экономического эффекта, заключающегос  в снижении числа корпусов микросхем, необходимых дл  реализации микропрограммы требуемой сложности. Оценка выигрыша дана в конце описани .

Суть новой функции и соответствующего режима работы устройства состоит в следующем . После выбора из блока пам ти

микрокоманды передачи управлени  устройства переходит в режим анализа номера модул , которому передаетс  управление, активизации соответствующей линии св зи и собственного отклонени . При этом код номера модул  с выхода блока пам ти поступает на дешифратор направлени  передачи управлени . Триггер режима по заднему фронту тактового импульса т переключитс  в нулевое состо ние (это обеспечиваетс  единичным состо нием признака формата данной микрокоманды ), после чего на выходе дешифратора направлени  передачи управлени  возбудитс  соответствующа  лини  св зи. Нулевое состо ние триггера режима обеспечивает также отключение входов синхронизации данного модул . С выхода дешифратора передающего модул  единичный сигнал поступит на один из входов шифратора направлени  приема управлени  соответствующего модул . На выходе шифратора сформируетс  код адреса первой микрокоманды, триггер режима единичным сигналом с первого элемента ИЛИ переводитс  в единичное состо ние, и через третий элемент ИЛИ произойдет открытие входов синхронизации данного модул . Описанный процесс обеспечивает последовательный режим передачи управлени  между модул ми по жесткому адресу. При этом схемна  реализаци  обеспечивает объединение модулей в сетевую структуру по принципу каждый с каждым.

Сущность изобретени  реализуетс  за счет введени  совокупности следующих конструктивных признаков (новых элементов и новых св зей), определ  ющих соответствие за вл емого технического решени  критерию Новизна :

- введение межмодульных св зей через введенные дешифратор направлени  передачи управлени  и шифратор направлени  приема управлени  обеспечивает взаимодействие по принципу каждый с каждым,

- введение коммутатора направлени  приема адреса и его св зей обеспечивает управление выбором адреса следующей микрокоманды. При этом возможно поступление адреса безусловной передачи из собственного блока пам ти или одного из жестких адресов при приеме управлени  от других модулей;

- введение триггера режима с его св з ми необходимо дл  перевода модул  из режима ожидани  приема управлени  в режим внутренней адресации и обратно. Кроме того, триггер режима обеспечивает открытие и закрытие элемента запрета;

- элемента запрета управл етс  сигналом состо ни  триггера режима и предназначен дл  передачи кода микрооперации из модул  в шину микроопераций;

- первый элемент ИЛИ предназначен дл  управлени  коммутатором направлени  запрета адреса и перевода триггера режима в единичное состо ние при получении управлени  от любого модул  системы;

- второй элемент ИЛИ после по влени  на его входе ненулевого кода формирует единичный сигнал на выходе, которым переводит счетчик адреса в режим записи параллельным кодом;

-третий элемент ИЛИ после по влени  на одном из его входов единичного сигнала формирует сигнал открыти  входов синхронизации модул ;

- четвертый элемент ИЛИ предназначен дл  управлени  режимом работы счетчика времени задержки. При наличии на его входе ненулевого кода на выходе элемента ИЛИ устанавливаетс  единичный сигнал, поступающий на вход управлени  счетчика времени задержки, При этом счетчик работает в режиме счета, увеличива  свое содержимое на единицу. После полного заполнени  регистра (код 11 ...1) последний обнул етс , вырабатыва  единичный сигнал переноса. Нулевой код на входе четвертого элемента ИЛИ формирует нулевой сигнал на его выходе, перевод щий счетчик времени задержки в режим записи параллельным кодом;

- первый элемент И пропускает первую серию тактовых импульсов г от внешнего генератора в случае наличи  единичного сигнала на его втором входе;

- второй элемент И пропускает вторую серию тактовых импульсов Т2 сдвинутых относительно первой серии.

При использовании предлагаемого изобретени  может быть получен положительный эффект, состо щий:

- в расширении области применени  устройства за счет построени  многомодульной управл ющей системы с требуемым объемом пам ти микропрограмм и последовательной передачей управлени  между модул   ми;

- в минимальных аппаратных затратах по числу требуемых модулей и сложности обменного интерфейса благодар  жестким адресам, используемым при передаче управлени .

На фиг. 1 показана функциональна  схема модульного устройства дл  программного управлени  (МУПУ); на фиг.2 - структурна  схема включени  МУПУ в распределенную управл ющую систему, объединенную по принципу каждый с каждым ; на фиг.З - алгоритм работы МУПУ;. на фиг;4 - временна  диаграмма работы МУПУ; на

фиг. 5 а,б,в,г,д - различные форматы микрокоманд: ФИ-формат исходной (нулевой) МК, Ф1 формат МК с естественным формированием адреса следующей МК, М2 - формат МК с адресом безусловного перехода к

следующей МК, ФЗ-форматМ К передачи управлени  другому модулю, Ф4-формат последней МК микропрограммы последнего модул  в цепи ее реализующей.

Устройство содержит (фиг.1): блок 1 пам ти микрокоманд с выходами 1.1-микро- операций, 1.2 признака формата, 1.3 - задержки; 1,4 - адреса безусловного перехода (передачи управлени ); счетчик 2 адреса, регистр 3 микроопераций; коммутатор 4 направлени  приема адреса, триггер 5 режима , шифратор 6 направлени  приема управлени , дешифратор 7 направлени  передачи управлени , счетчик 8 времени задержки , элемент 9 запрета, шина 10

микроопераций, первый 11, второй 12, третий 13 и четвертый 14 элементы ИЛИ; первый 15 и второй 16 элементы И, входы 17.1 и 17.2 синхронизации; входы 6.1-6.1-1 инициализации данного модул  другими модул ми системы; вход 6.I инициализации модул  от внешнего устройства управлени ; выходы 7,1-7.d передача управлени  другим модул м.

Нумераци  на фиг.2-5 соответствует нумерации , прин той на фиг.1,

На фиг,1-5 использованы следующие обозначени : ROM - посто нное запоминающее устройство. КОП - код операции, TI, га - тактовые импульсы на входах синхронизации , МО - микроопераци , МК - микрокоманда , т, Гзад - код времени задержки, ЕП - естественный переход, БП безусловный переход, ПУ - передача управлени , Ст т - счетчик времени задержки, Тфеж триггер режима, 8(р) - выход переноса Р счетчика 8.

Блок 1 пам ти микрокоманд предназначен дл  хранени  микрокоманд форматов,

показанных на фиг.5,а,б,в,г. Микрокоманда имеет четыре пол : 1.1 - кода микрооперации , 1,2 - признака формата, 1.3 - кода адреса следующей микрокоманды или номера модул , принимающего управлени ;

1.4 - кода времени задержки. Блок 1 пам ти  вл етс  ПЗУ статического типа, информаци  на входе которого по вл етс  после поступлени  на адресный вход очередного адреса.

Счетчик 2 адреса предназначен дл  приема, хранени  и выдачи адреса очередной микрокоманды в режиме записи парал- лельным кодом, а также увеличени  текущего адреса на единицу в счетном режиме . Этим обеспечиваетс  режим принудительной (безусловной) и естественной адресации. Смена состо ний счетчика 2 происходит по заднему фронту сигнала переноса Р, поступающего на его счетный вход и вход синхронизации с выхода переноса счетчика 8. Режим работы счетчика 2 определ етс  состо нием сигнала на его управл ющем входе, поступающем с выхода второго 12 элемента ИЛИ. При нулевом сигнале на управл ющем входе счетчик 2 работает в режиме счета, в противном случае - в режиме записи параллельным кодом.

Регистр 3 микроопераций предназначен дл  приема, хранени  и выдачи управл ющих сигналов микроопераций в шину 10 микроопераций через элемент 9 запрета. Запись кода микроопераций в регистр 3 осуществл етс  по заднему фронту тактового импульса Тг, поступающему на его синхров- ход.

Коммутатор 4 предназначен дл  выбора направлени  приема адреса очередной МК. Первый инверсный и второй пр мой управл ющие входы коммутатора 4 объединены. На оба эти входа поступает один и тот же сигнал с выхода элемента ИЛИ 11. Когда этот управл ющий сигнал нулевой - открыт первый информационный вход коммутатора 4, когда этот сигнал единичный - открыт второй информационный вход коммутатора 4.

IK-триггер 5 режима предназначен дл  управлени  режимами работы устройства. IK-триггер 5 переключаетс  по заднему фронту тактовых импульсов г, поступающих на его синхровход. В единичное состо-  ние триггер 5 переключаетс  при единичном сигнале на своем l-входе, в нулевое - при единичном сигнале на К-входе. Едичное состо ние триггера 5 соответствует рабочему режиму устройства, нулевое - режиму ожидани  приема управлени  или исходному состо нию.

Шифратор 6 предназначен дл  кодировани  направлени  приема управлени  в жесткий адрес начала микропрограммы. Шифратор 6 имеет 1-разр дный вход, число I разр дов которого определ етс  числом фрагментов различных микропрограмм, хранимых в БПМ1 рассматриваемого модульного устройства. На вход шифратора 6 может поступать только унитарный код, который затем кодируетс  обычным двоичным

кодом (как двоичное представление номера разр да входа шифратора, который находитс  в единичное состо нии).

Дешифратор 7 предназначен дл  определени  направлени  передачи управлени  рассматриваемым модульным устройством другим модул м управл ющей системы . Дешифратор 7 имеет d-разр дный

выход, число d разр дов которого определ етс  числом незаконченных фрагментов различных микропрограмм, хранимых в БМП1 модул . На информационный входде- шифратора 7 поступает log2d -разр дный

код номера модул , которому передаетс  управление. Этот код представл ет собой код номера1 разр да выхода дешифратора, на котором должен быть сформирован единичный сигнал передачи управлени  соответствующему модулю управл ющей системы. Дешифратор 7 функционирует только при единичном сигнале признака МК передачи управлени , который поступает на его управл ющий, разрешающий работу

вход.

Счетчик 8 предназначен дл  записи кода времени задержки, поступающего на его информационный входе выхода 1,4 блока 1 пам ти. От значени  кода зависит режим

работы регистра. Если код задержки равен нулю (00..0), то на выходе четвертого 14 элемента ИЛИ устанавливает нулевой сигнал. Этим сигналом, поступающим на управл ющий вход счетчика 8, последний устанавливаетс  в режим записи параллельным кодом. Любые другие значени  кода времени задержки формируют на выходе четвертого элемента ИЛИ единичный сигнал, который переводит счетчик 6 в режим счета.

На выходе переноса счетчика 8 образуетс  единичный сигнал после переполнени  его содержимого, при этом сам счетчик обнул етс .

Запись кода задержки и увеличение содержимого счетчика 8 осуществл етс  по заднему фронту тактовых импульсов т , поступающих соответственно на синхро- и счетный входы счетчика 8.

Элемент 9 запрета предназначен дл  открыти  и закрыти  доступа к шине 10 микроопераций . При единичном сигнале на управл ющем входе элемента 9 запрета код микрооперации поступает с выхода регистpa 3MO на шину 10МО.

Шина 10 микроопераций (ШМО) передает управл ющие сигналы МО, формируемые любым модулем управл ющей системы, на вход операционного блока.

Первый 11 элемент ИЛИ управл ет коммутатором 4, установкой триггера 5 режима в единичное состо ние.

Второй 12 элемент ИЛИ управл ет режимом работы счетчика 2. Так, при по влении на входе второго 12 элемента ИЛИ не нулевого кода адреса следующей МК единичный сигнал с его выхода устанавливает счетчик 2 в режим параллельной записи. Нулевой код на входе второго 12 элемент ИЛИ формирует сигнал низкого уровн  и счетчик 2 переключаетс  в режим счета.

Третий 13 элемент ИЛИ предназначен дл  открыти  входов синхронизации устройства по одному из двух возможных сигналов , поступающих на его вход.

Четвертый 14 элемент ИЛИ управл ет режимом работы счетчика 8.

Первый 15 и второй 16 элементы И разрешают поступление в устройство двух серий тактовых импульсов соответственно П и Г2 .

Рассмотрим работу устройства дл  программного управлени .

В исходном состо нии блок пам ти микрокоманд 1 содержит коды микрокоманд, реализующих заданные алгоритмы управлени . Счетчик 2 адреса находитс  в нулевом состо нии, что обеспечивает в момент включени  модул  обращение к нулевой  чейке блока пам ти. В нулевой  чейке блока пам ти записан код ФН начала микропрограммы . (Он имеет вид, показанный н.а фиг.5,а). Пол  адреса 1.3 и времени задержки 1,4 имеют единичные коды, что обеспечивает режим записи параллельным кодом в счетчик 2 и выполнение первой микрокоманды микропрограммы без задержки. Счетчик 8 времени задержки имеет нулевое содержимое , что обеспечивает нулевой сигнал на его управл ющем входе и нахождение счетчика 8 в режиме параллельной записи. Триггер 5 режима и регистр 3 микроопераций наход тс  в нулевом состо нии, элементы И15, 16 закрыты.

При поступлении сигнала запуска модул  от центрального устройства управлени  на соответствующий вход 6.1 шифратора 6 на его выходе формируетс  жесткий код первой МК. Этот код поступает на второй информационный вход коммутатора 4 и на вход первого 11 элемента ИЛИ, на выходе которого формируетс  единичный сигнал. Этот сигнал открывает второй информационный вход коммутатора 4 и поступает на 1-вход триггера 5 режима. По заднему фронту очередного тактового импульса т триггер 5 режима переходит в единичное состо ние, открыва  тем самым элемент 9

запрета и через элемент ИЛИ 13 элементы И15, 16.

Первый тактовый импульс тг пройд  через элемент И16 поступает на синхровход

регистра 3 микроопераций. По его заднему фронту произойдет запись в регистр 3 нулевого кода (см.формат МК ФН на фиг. 5а). Первый тактовый импульс т , прошедший через элемент И15 поступает на синхровход

0 счетчика 8. По его заднему фронту в счетчик 8 запишетс  единичный код с выхода 1.4 БПМ1. Элемент ИЛИ 14 сформирует единичный сигнал, по которому счетчик 8 переходит в счетный режим. По заднему фронту

5 следующего тактового импульса TI в регистр 3 снова перепишетс  нулевой код с выхода 1.1 БПМ1. Очередной тактовый импульс серии п , поступа  на счетный вход счетчика 8, своим задним фронтом добавл 0 ет единицу к содержимому счетчика 8. Поскольку в последнем находитс  код 11...1,то происходит переполнение, При этом счетчик 8 обнул етс , а на выходе переполнение образуетс  единичный импульс Р такой

5 же формы, что и т . Поскольку счетчик 2 находитс  в режиме параллельной записи, то код адреса первой МК с выхода шифратора 6 записываетс  в него задним фронтом импульса Р. Далее из блока 1 пам ти из

0 указанного адреса выбираетс  перва  микрокоманда микропрограммы управлени .

При естественной или безусловной адресации с требуемой задержкой выбора следующей микрокоманды устройство

5 работает следующим образом. На выходе блока 1 пам ти по вл етс  микрокоманда, имеюща  формат Ф1 или Ф1 (фиг.5 б,в),

Очередной тактовый импульс TI записывает в счетчик 8 код времени задержки

0 Тзад . При этом единичный сигнал с выхода четвертого 14 элемента ИЛИ переводит счетчик 8 в режим счета. Тактовый импульс Т2 записывает код микроопераций в регистр 3 и через открытый элемент 9 запрета МО

5 поступает в ШМ010. Начинаетс  выполнение МО в операционном блоке. Последующие тактовые импульсы TI прибавл ют к содержимому счетчика 8 единицы в младший разр д до его переполнени , а тг пере0 записывают код МО в регистр 3, после переполнени  счетчика 8 происходит запись нового адреса в счетчик 2, как было описано выше. Задава сь различными кодами времени задержки в поле 1,4 микроко5 манды, можно управл ть временем выборки следующей МК. При необходимости выполнени  МК без задержки в поле 1,4 микрокоманды указываетс  код 11,.,1, Естественна  адресаци  обеспечиваетс  нулевым кодом пол  1.3 микрокоманды. В противном случае реализуетс  переход по указанному в поле 1.3 адресу. Переход счетчика 2 из режима счета в режим параллельной записи и обратно осуществл етс  сигналом на его управл ющем входе, поступающем с выхода второго 12 элемента ИЛИ. При передаче управлени  другим модул м по жесткому адресу на выходе блока 1 пам ти передающего модул  по вл етс  МК, имеюща  формат ФЗ (фиг,5г). При этом содержимое пол  1.3 имеет смысл номера модул , которому передаетс  управление. Этот код поступает на вход дешифратора 7. Единичный сигнал с оыхода 1.2 признака БПМ1 разрешает работу дешифратора 7, через элемент ИЛИ 11 открывает второй информационный вход коммутатора 40 поступает на К-вход IK-триг- гера 5 режима. ПО заднему фронту очередного импульса Т2 в регистр 3 запишетс  последний микрооперационный код фраг- мента микропрограммы, реализуемой рассматриваемым модулем. Этот код поступает далее через элемент 9 в шину 10. Дешифратор 7 по коду номера модул , которому нужно передать управление формирует на соответствующем разр де своего выхода единичный сигнал. Этот сигнал поступает на соответственный разр д входа шифратора 6 соответственно по модулю, которому передаетс  управление. Шифратор 6 этого модул  формирует жесткий адрес первой МКсвоей работы. Элемент ИЛИ11 формирует единичный сигнал, который открывает второй информационный вход коммутатора 4 и поступает на 1-вход триггера 5 режима модул  принимающего управление.

По заднему фронту очередного импульса ri произойдет следующее.

1) В модуле передающем управление: К-триггер5 переходите нулевое состо ние, в счетчик 8 записываетс  код (1... 10) на единицу меньший единичного кода, элемент 9 закрываетс , модуль отключаетс  от шины 10 МО, счетчик 8 переходит в режим счета.

2) В модуле, принимающем управле- ние: IK-триггер 5 переходит в единичное состо ние , элемент 9 открываетс  дл   нулевого кода МО с выхода регистра 3, открываютс  дл  тактовых импульсов ri и Г2 элементы И15, 16.

Очередной импульс ti изменений не вызовет. В шину 10 МО по-прежнему будет поступать нулевой код с выхода регистра 3 модул , принимающего управление.

По очередному импульсу TI : в счетчик 8 модул  принимающего управлени  записываетс  единичный код, счетчик 8 переходит в счетный режим, счетчик 8 модул  передающего управлени  увеличивает свое содержимое до единичного кода (1...11).

Очередной импульс Т2 оп ть не вызовет никаких изменений. По следующему импульсу ri и в модуле передающем и в модуле принимающем управление счетчики 8 переполн тс  и сформируют сигналы Р. По заднему фронту сигнала Р в модуле принимающем управление в счетчик 2 запишетс  адрес первой МК с выхода шифратора 6. В модуле передающем управление по сигналу Р в счетчик 2 запишетс  нулевой адрес , т.к. в коммутаторе 4 этого модул  сигналом с выхода 1.2 БПМ1 открыт второй информационный входО на который с выхода шифратора 6 ничего не поступает. Итак, из БПМ1 в модуле передавшем управление считываетс  нулева  МК (формата ФН), а в модуле, прин вшем управление - перва  МК микропрограммы. Модуль, передавший управление находитс  в исходном состо нии , а модуль, прин вший управление - в рабочем.

При окончании выполнени  микропрограммы , последний из выполн вших ее модулей реализует МК формата Ф4 (фиг.5-д) выполн етс  аналогично описанному выполнению МК формата ФЗ. Отличие состоит лишь в том, что дешифратора 7 по нулевому коду на своем информационном входе не возбуждает ни один из разр дов своего выхода , соединенных с другими модул ми управл ющей системы,

Claims (1)

1. Формула изобретени  Устройство дл  программного управлени , содержащее счетчик времени задержки , регистр микроопераций, блок пам ти микрокоманд, счетчик адреса, причем выход счетчика адреса соединен с адресным входом блока пам ти микрокоманд, а выходы микроопераций и времени задержки блока пам ти соединены соответственно с информационным входом регистра микроопераций и счетчика времени задержки, о т- личающеес  тем, что, с целью расширени  области применени  устройства и снижени  объема оборудовани  при построении управл ющих систем, устройство дополнительно содержит коммутатор направлени  приема адреса, триггер режима , шифратор направлени  приема управлени , дешифратор направлени  передачи управлени , элемент запрета, шину микроопераций, с первого по четвертый элементы ИЛИ, первый, второй элементы И, причем группа входов инициализации устройства  вл етс  группой входов шифратора , выход которого соединен с первой группой входов первого элемента ИЛИ и с группой информационных входов коммутатора направлени  приема адреса, выход адреса-номера модул  блока пам ти

   микрокоманд соединен с второй группой информационных входов коммутатора направлени  приема адреса, с группой входов второго элемента ИЛИ, с группой информационных входов дешифратора направлени  передачи управлени , выход которого  вл етс  выходом передачи управлени  устройства системы, группа выходов признака формата блока пам ти микрокоманд соединена с второй группой входов первого элемента ИЛИ, с V-управл ющим входом дешифратора направлени  передачи управлени , с первым входом третьего элемента ИЛИ, с К-входом триггера режима, выход которого соединен с вторым входом третьего элемента ИЛИ, с управл ющим входом элемента запрета, выход регистра микроопераций соединен с информационным входом элемента запрета, выход которого соединен с шиной микроопераций, выход первого элемента ИЛИ соединен с первым инверсным и вторым пр мым управл ющим входами коммутатора направлени  приема адреса, выход которого соединен с

   0

   5

   0

   5

   информационным входом счетчика адреса, выход первого элемента ИЛИ и первый вход синхронизации устройства соединены соответственно с 1-входом и синхровхо- дом IK-триггера режима, первый вход синхронизации устройства соединен с первым входом первого элемента И, выход которого соединен с синхровходом и счетным входом счетчика времени задержки, второй вход синхронизации устройства  вл етс  первым входом второго элемента И, выход которого соединен с синхровходом регистра микроопераций, выход третьего элемента ИЛИ соединен с вторыми входами первого и второго элементов И, выход переноса счетчика времени задержки соединен со счетным и синхровходом счетчика адреса , параллельный выход счетчика времени соединен с группой входов четвертого элемента ИЛИ, выход которого соединен с V- управл ющим входом счетчика времени задержки, выход второго элемента ИЛИ соединен с V-управл ющим входом счетчика адреса.

   Шиг/2,

   Фиг.5