SU1619289A1 - Устройство дл формировани и анализа семантических сетей - Google Patents

Description

(21)4656471/24

(22)28.02,89

(46) 07.01.9t. Бюл. P 1

(71)Днепродзержинский индустриаль- ный институт им. М.И.Арсеничева и Институт кибернетики им. В.М.Глушкова

(72)Н.И.Витиска, И.И.Галаган, Е.И.Ершов и Н.И.Ходаковский

(53)681.3(088.8)

(54)УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ И АНАЛИЗА СЕМАНТИЧЕСКИХ СЕТЕЙ

(57) Изобретение относитс  к вычислительной технике, в частности к технике представлени  и работе со знани ми в многопроцессорных ЭВМ, ЭВМ с перестраиваемой структурой, интеллектуальных решающих системах, предназначаетс  также дл  построени  параллельных процессоров баз знаний на

основе семантических сетей. Цель изобретени  - повышение производительности за счет параллельной и приоритетной перестановки св зей в ходе решени  задачи. Цель достигаетс  за счет того, что в устройство, содержащее управл ющую ЭВМ, котора  через шины . системного интерфейса соединена с N процессорами, каждый из которых подсоединен через шины резидентного интерфейса к своей локальной пам ти, дополнительно введены многокаскадна  дельта-сеть, формирователь подтверждени  захвата и программируемый приоритетный блок, который содержит N узлов изменени  приоритета, много- входовой элемент ИЛИ и двухвходовой элемент И, а формирователь подтверждени  захвата содержит N узлов фиксации захвата. 5 ил.

с 8

Изобретение относитс  к вычислительной технике и предназначено преимущественно дл  построени  процессоров баз знаний на основе семантических сетей (СС).

Цель изобретени  - повышение производительности за счет параллельной и приоритетной перестройки св зей в ходе решени  задач.

На фиг.1 представлена блок-схема устройства дл  формировани  и. анализа семантических сетей; на фиг.2 - функциональна  схема узла фиксации захвата; на фиг.З - функциональна  схема узла изменени  приоритета; на фиг.4 - многокаскадна  дельта-сеть, построенна  из двоичных соединителей; на фиг.5 - функциональна  схема двоичного соединител .

Устройство дл  формировани  и анализа семантических сетей (фиг.1) содержит управл ющую ЭВМ 1, шины 2 системного интерфейса, процессоры 3, шины 4 резидентного интерфейса,блок 5 локальной пам ти, программируемый приоритетный блок 6, формирователь 7 подтверждени  захвата, сетевой коммутатор 8, узел 9 изменени  приоритета и узел 10 фиксации захвата, входовой элемент ИЛИ 11,двухвходовой элемент И 12, управл ющий входом 13 сетевого коммутатора, двунаправлен- 1ные информационные шины 14, входы 15 1 индивидуальной разборки, адресные

Ј

ю

00 СЈ

входы 16, входы 17 приоритета, адресные выходы 18, входы 19 фиксации пути , выходы 20 фиксации пути, вход 21 общего сброса, тактируемые вхо- ды 22-25.

Узел 10 фиксации захвата (фиг.2) содержит два трехвходовых элемента И 26 и 27, триггер 28 и одновибра- тор 29.

Узел 9 изменени  приоритета (фиг.З содержит группу элементов И 30-36, схему 37 сравнени  и счетчик 38, шины 39 питани  и шины АО земли.

Приведенный на фиг.4 пример сетевого коммутатора 8 реализован дл  случа  соединени  между собой четырех процессоров 3, причем основой дл  построени  многокаскадной дельта-сети 8 служат четыре одинаковых двоичных соединител  41-44, первый 45 и второй 46 каскады сетевого коммутатора 8.

Двоичный соединитель 41 (фиг„5) содержит группу двойных коммутаторов 47, блок 48 фиксации каналов,блок 49 выбора направлени  и блок 50 дешифрации приоритета.

В блок 48 фиксации каналов вход т два регистра 51 и 52, группа элементов И 53-62, элемент ИЛИ 63 и элемент 64 задержки.

Блок 49 выбора направлени  содержит два регистра.65 и 66, дешифратор 67 адреса, узел 68 переключени  направлени  и элемент 69 задержки.Дешифратор 67 адреса выполнен на основе элементов И 70-73. Узел 68 переключени  направлени  содержит много- входовые элементы И 74-81 и двухвхо- довые элементы ИЛИ 82-85. Каждый двоичный коммутатор 47 св зан со своей группой входов и выходов в зависимости от той информации, котора  коммутируетс  через него.

При решении большинства практических задач требуетс  иметь базу знаний значительного объема, превышающую суммарную емкость отдельной локальной пам ти 5. В этом случае необходимо организовать эффективный обмен информацией между процессорами 3, каждый из которых затем может обрабатывать получаемую информацию из остальных ЛИ 5 и записывать промежуточную информацию в свою ЛП 5 через шины 4 резидентного интерфейса. Следовательно , каждый из N процессоров 3 может послать сообщение другому

0

5

0

5

0

5

0

5

0

5

процессору 3 через многокаскадную дельта-сеть 8, при этом разрешение конфликтных ситуаций, возникающих в процессе обмена, происходит за счет программируемого приоритетного блока 6 и формировател  7 подтверждени  захвата.

Первоначально обрабатываема  информаци  и программы загружаютс  через шины 2 системного интерфейса во внутреннюю пам ть процессоров 3, а затем через шины 4 резидентного интерфейса они перезаписываютс  в свои локальные пам ти 5. После этого на управл ющем выходе управл ющей ЭВМ формируетс  сигнал, который поступает на вход 21 общего сброса многокаскадной дельта-сети 8. По нему устанавливаютс  непосредственно в нулевое состо ние регистры 51 и 52 и через элементы ИЛИ 63, элемент 64 задержки - регистры 65 и 66 в каждом .двоичном соединителе 41-44 многокаскадной дельта-сети 8. Затем на { адресных выходах управл ющей ЭВМ 1 сформируютс  коды, по которым будут последовательно записаны соответствующие коды приоритета в счетчике 38 узлов 9 изменени  приоритета. Будем считать, что если во все разр ды счетчика 38 записаны единицы, то это соответствует наивысшему приоритету. Далее более низкий приоритет предполагает запись кода вида 11110 и т.д. Нужный счетчик 38 выбираетс  по коду, сформированному на адресных входах узлов 9 изменени  приоритета и далее на входах схем 27 сравнени , из которых включаетс  та, где происходит совпадение данного кода с кодом, зашифрованным на шинах 39 питани  и минах 40 земли. С выхода включенной схемы 37 сравнени  сформируетс  потенциал на управл ющий вход счетчика 38, поэтому в следующий момент времени с адресных входов в счетчик 38 запишетс  соответствующий код приоритета (фиг.З). На этапе подготовки устройства к работе каждый процессор 3 формирует .на своих управл ющих выходах сигналы. Так, на первом управл ющем выходе формируетс  нулевой потенциал Разрешение за- хвата, на втором - единичный или нулевой потенциал Выбор направлени , на третьем - единичный потенциал Признак индивидуальной разборки и на четвертом - единичный потенциал Индивидуальна  разборка, по - которому через входы сброса в каждом узле 10 фиксации захвата произойдет установка в нулевое состо ние триг- , гера 28 (фиг.2).

Если процессор 3 сформирует нулевой потенциал Разрешение захвата и единичный потенциал Выбор направлени , то в узле 9 изменени  приорите- водитс  в каждом двоичном соедините15

25

30

та по витс  высокий потенциал на выходе элемента И 30, который откроет элементы И 32-34. При этом первый тактируемый импульс, пришедший с управл ющей ЭВМ 1 на входы синхронизации узлов 9 изменени  приоритета, пройдет через открытый элемент И 32 на счетный чход счетчика 38, в котором код приоритета изменитс  на единицу. В тех счетчиках 38, в разр дах которых .0 были записаны только единицы, возникнет сигнал переполнени  на выходе переноса счетчика 38. Послений пройдет через открытый элемент И 34 на выход кода приоритета узла 9 изменени  приоритета. Таким образом возбуждены будут выходы кодов приоритета тех узлов 9 изменени  приоритета, в которых был записан код наивысшего приоритета, и наоборот, нулевые сигналы на выходах тех узлов 9 изменени  приоритета, в которых записаны коды более низких приоритетов, и, следовательно , не возникнет сигнал переполнени  с соответствующих счетчиков 38.

Одновременно с этим процессоры 3, в зависимости от выполн емой команды, выстав т на свои двунаправленные информационные шины адреса тех процессоров 3, с которыми им необходимо св затьс  через многокаскадную дельта- сеть 8.Данные коды адресов проход т через открытый элемент И 33 на адресные выходы узлов 9 изменени  приоритетов , а затем далее на адресные входы 16 многокаскадной дельта-сети 8, на входы 17 приоритета которой также поступ т в это врем  единичные и нулевые потенциалы с выходов кода приоритета узлов 9 изменени  приоритета . С этого момента в многокаскадной дельта-сети 8 (фиг.4) начинаетс  процесс параллельной фиксации каналов , причем данные каналы, отмеченные пунктирными лини ми, образуютс  в Данных соединител х 41-44 покаскадно за счет последовательного формировани  на тактируемых входах 22-25 импульсов с управл ющей ЭВМ 1. При этом

35

40

45

50

55

ле 41 или 42 следующим образом.

Сигнал с первого тактируемого входа (фиг.5) включает элементы И 70-73 дешифратора 67 адреса и блок 50 дешифрации приоритета, а затем через элемент 69 задержки подаетс  на управл ющие входы регистров 65 и 66, в разр ды которых должны быть записаны единица или нуль. Здесь, если единица запишетс  в первый разр д регистра 65, то обеспечиваетс  подключение второго адресного входа 16 к первому адресному выходу двоичного соединител  41 или 42; если переведетс  в единичное состо ние второй разр д этого регистра 65, то к первому адрес ному выходу двоичного соединител 

41или 42 подключаетс  первый адресный вход 16. В свою очередь, единица фиксируетс  в первом разр де регистра 66, если подсоедин етс  второй адресный вход 16 к второму адресному выходу двоичного соединител  41 или 42. Когда единица запишетс  во второй разр д регистра 66, то обеспечиваетс  св зь первого адресного входа 16 к второму адресному выходу двоичного соединител  41 или

42(нулем обозначаетс  первый адресный выход, а единицей - второй адресный выход двоичного соединител  41 или 42).

Использу  приведенные выше положени , рассмотрим ситуацию, когда на адресные входы 16 поступили следующие двоичные коды адресов: 10, 11, 00, Ot. Как видно из фиг.4, дл  этой ситуации должны быть образованы каналы, обозначенные пунктирными лини ми от группы входов к группе выходов, закодированных следующим об- разом: 00, lpj, р{,Щ. Сле- довательно, в первом каскаде 45 двоичные соединители 41 или 42 устанавливают соединени  параллельно,рас сматрива  и параллельно обрабатыва  двоичный код 0101, образованный младшими разр дами от поступивших

в первую очередь подаетс  импульс на тактируемый вход 7.7., который в люча- ет в первом каскаде 45 через первый тактируемый вход двоичные соединители 41 и 42. В каждом из них путь может быть выбран пр мо или накрест. Если пути пересекаютс , то один из них должен быть отсечен, что произ-

водитс  в каждом двоичном соедините15

25

30

. 0

5

0

5

0

5

ле 41 или 42 следующим образом.

Сигнал с первого тактируемого входа (фиг.5) включает элементы И 70-73 дешифратора 67 адреса и блок 50 дешифрации приоритета, а затем через элемент 69 задержки подаетс  на управл ющие входы регистров 65 и 66, в разр ды которых должны быть записаны единица или нуль. Здесь, если единица запишетс  в первый разр д регистра 65, то обеспечиваетс  подключение второго адресного входа 16 к первому адресному выходу двоичного соединител  41 или 42; если переведетс  в единичное состо ние второй разр д этого регистра 65, то к первому адресному выходу двоичного соединител 

41или 42 подключаетс  первый адресный вход 16. В свою очередь, единица фиксируетс  в первом разр де регистра 66, если подсоедин етс  второй адресный вход 16 к второму адресному выходу двоичного соединител  41 или 42. Когда единица запишетс  во второй разр д регистра 66, то обеспечиваетс  св зь первого адресного входа 16 к второму адресному выходу двоичного соединител  41 или

42(нулем обозначаетс  первый адресный выход, а единицей - второй адресный выход двоичного соединител  41 или 42).

Использу  приведенные выше положени , рассмотрим ситуацию, когда на адресные входы 16 поступили следующие двоичные коды адресов: 10, 11, 00, Ot. Как видно из фиг.4, дл  этой ситуации должны быть образованы каналы, обозначенные пунктирными лини ми от группы входов к группе выходов, закодированных следующим об- разом: 00, lpj, р{,Щ. Сле- довательно, в первом каскаде 45 двоичные соединители 41 или 42 устанавливают соединени  параллельно,рас сматрива  и параллельно обрабатыва  двоичный код 0101, образованный младшими разр дами от поступивших

двоичных л одов .адресов выходов, т.е. 1-Пл 1 П лП1

1 L.-J L:j L.VJ u L.UВ этом случае, например, в двоичном соединителе 41 (фиг.5) по коду 01 на адресных входах 16 возбуждают- с  выходы элементов И 70 и 73, потенциалы которых пройдут через от- . крытые многовходовые элементы И 74 и 77 и далее через элементы ИЛИ 82 и 85 переброс т в единичные состо ни  второй разр д регистра 65 и первый разр д регистра 66. Потенциалы с единичных выходов данных разр дов откроют элементы И 53 и 57 и соответствующие ключи в третьем двоичном коммутаторе 47-3, через которые пройдут далее на следующий каскад

46старшие разр ды 11 поступивших двоичных кодов адресов выходов. Аналогичным образом в двоичном соединител  42 на его адресных входах 16 будет анализироватьс  также код 01 и через его третий двоичный коммутатор

47пройдут старшие разр ды 00 двоичных кодов адресов выходов. В результате этого на адресных входах 16 двоичных соединителей 43 и 44 будут присутствовать коды 10, по которым, согласно фиг.5, открываютс  элементы И 71 и 72. Возбуждение их выходов произойдет в момент подачи с управл ющей ЭВМ 1 на тактируемый вход 24 импульса, который через первый тактируемый вход откроет элементы дешифратора 67 адреса и блока 50 дешифрации приоритета. Импульсы с возбужденных выходов элементов И 7t и 72 пройдут через открытые многовходовые элементы И 75 и 76 и переброс т в единичное состо ние через элементы ИЛИ 83 и 84 соответственно первый разр д регистра 65 и второй разр д регистра 65. Это состо ние, как по10

15

20

25

30

35

40

ры 3 формируют нулевые потенциалы на своих двух управл ющих выходах, в результате чего измен етс  напра ление движени  информации через уз лы 9 изменени  приоритета, так как в них уже открываютс  элементы И 3 35 и 36. В свою очередь, по данным нулевым потенциалам возбуждаютс  в ходы трехвходовых элементов И 26 в узлах 10 фиксации захвата, на ин формационных выходах которых по в  с  импульсы, поступающие соответствующим образом на входы 19 фикса ции пути многокаскадной дельта-се ти 8. С этого момента управл юща  ЭВМ 1 формирует потенциал на такти емом входе 25 многокаскадной дельт сети 8, который поступает на вторы тактируемые входы двоичных соедини телей 43 и 44 второго каскада 46. этому потенциалу включаютс  регист ры 51 и 52 и импульсы с входов 19 фиксации пути пройдут через открыт элементы И 55 и 59 и переброс т в единичное состо ние первый разр д регистра 51 и второй разр д регист ра 52. Тактируемый потенциал пройд через элемент ИЛИ 63, элемент 64 з держки и сбросит в нулевое состо н регистры 65 и 66. Таким образом, п изойдет перезапись единичных состо ний из регистров 65 и 66 в регистр 51 и 52. После этого с выходов эле ментов И 61 и 62 сформируютс  нуле :вые потенциалы, которые закроют мн говходовые элементы И 74, 75, 78 и 79, а также И 76, 77, 80 и 81 узла 68 переключени  направлени .

Потенциалы с включенных разр дов регистров 51 и 52 откроют соответствующие ключи в двоичных коммутато рах 47-1, 47-2 и 47-5. Через п тый двоичный коммутатор 47-5 импульсы с

казано на фиг.4, соответствует соеди- входов 19 фиксации пути пройдут на

..-.. - Э а t l ч

нению накрест, а не пр мо, как в первом каскаде 45. Поэтому откроютс  элементы также и 55 и 59.

После выбора возможных путей процессоры формируют на своих двунаправленных информационных шинах .импульсы , которые пройдут через выбранные пути многокаскадной дельта-сети 8 и по в тс  на соответствующих адресных выходах 18, с которых затем поступ т на первые информационные входы узлов 10 фиксации захвата и откроют в них трехвходовой элемент , И 26. Одновременно с этим процессо50

55

необходимые входы 19 фиксации пути двоичных соединителей 41 и 42 первого каскада 45. В них произойдет по потенциалу, сформированному с управ л ющей ЭВМ 1 на тактируемом входе 23, аналогичный процесс перезаписи единичных состо ний разр дов регист ров 65 и 66 через открытые элементы И 53 и 57 в регистры 51 и 52. После этого открываютс  соответствующие ключи в двоичных коммутаторах 47-1 47-2 и 47-5 двоичных соединителей 41 и 42. Импульсы с входов 19 фикса ции пути пройдут на соответствующие

5

0

5

0

5

0

ры 3 формируют нулевые потенциалы на своих двух управл ющих выходах, в результате чего измен етс  направ ление движени  информации через узлы 9 изменени  приоритета, так как в них уже открываютс  элементы И 31, 35 и 36. В свою очередь, по данным нулевым потенциалам возбуждаютс  выходы трехвходовых элементов И 26 в узлах 10 фиксации захвата, на информационных выходах которых по в т с  импульсы, поступающие соответствующим образом на входы 19 фиксации пути многокаскадной дельта-сети 8. С этого момента управл юща  ЭВМ 1 формирует потенциал на тактируемом входе 25 многокаскадной дельта- сети 8, который поступает на вторые тактируемые входы двоичных соединителей 43 и 44 второго каскада 46. По этому потенциалу включаютс  регист- ры 51 и 52 и импульсы с входов 19 f фиксации пути пройдут через открытые элементы И 55 и 59 и переброс т в единичное состо ние первый разр д регистра 51 и второй разр д регистра 52. Тактируемый потенциал пройдет через элемент ИЛИ 63, элемент 64 задержки и сбросит в нулевое состо ние регистры 65 и 66. Таким образом, произойдет перезапись единичных состо ний из регистров 65 и 66 в регистры 51 и 52. После этого с выходов эле-: ментов И 61 и 62 сформируютс  нуле- :вые потенциалы, которые закроют многовходовые элементы И 74, 75, 78 и 79, а также И 76, 77, 80 и 81 узла 68 переключени  направлени .

Потенциалы с включенных разр дов регистров 51 и 52 откроют соответствующие ключи в двоичных коммутаторах 47-1, 47-2 и 47-5. Через п тый двоичный коммутатор 47-5 импульсы с

а t l ч

необходимые входы 19 фиксации пути двоичных соединителей 41 и 42 первого каскада 45. В них произойдет по потенциалу, сформированному с управл ющей ЭВМ 1 на тактируемом входе 23, аналогичный процесс перезаписи единичных состо ний разр дов регистров 65 и 66 через открытые элементы И 53 и 57 в регистры 51 и 52. После этого открываютс  соответствующие ключи в двоичных коммутаторах 47-1, 47-2 и 47-5 двоичных соединителей 41 и 42. Импульсы с входов 19 фиксации пути пройдут на соответствующие

выходы 20 фиксагдеи пути многокаскадной дельта-сети 8 и через открытые трехвходовые элементы И 27 переброс т требуемые триггеры 28 в узлах 10 фиксации захвата в единичное состо ние . На единичных выходах триггеров 28 сформируютс  длинные потенциалы , по которым одновибраторы 29 образуют единичный импульс,поступающий далее в свой процессор 3 по цепочке: управл ющий выход узла 10 фиксации захвата, открытый элемент И 35 узла 9 изменени  приоритета и двунаправленна  информационна  шина процессора 3. Таким образом пришедший импульс подтвердит образование пути и процессор 3 далее выставл ет требуемые данные на свои остальные информационные полюса, с которых коды поступают на соответствующие двунаправленные информационные шины 14 многокаскадной дельта-сети 8. В последней обмен информацией по образованным каналам производитс  через соответствующие ключи включенных пер вы двоичных коммутаторов 47-1 двоичных соединителей 41-44.

По окончании процесса обмена каж- дый процессор 3 может самосто тельно или индивидуально разобрать построенный ранее путь в многокаскадной дельта-сети 8. С этой целью каждый процессор 3 формирует на своих третьих и четвертых управл ющих выходах потенциалы. Потенциал с третьего управл ющего выхода процессора 3 проходит через многовхх довой элемент ИЛИ 11 и открывает двухвходовой элемент И 12, выход которого возбуждаетс  в момент возникновени  на втором тактируемом выходе управл ющей ЭВМ 1 импульса, возбуждающего, в сво очередь, управл ющий вход 13 многокаскадной дельта-сети 8. Импульс с управл ющего входа 13 в каждом двоичном соединителе 41-44 открывает элементы И 54, 56, 58 и 60 (фиг.5). Одновременно с этим потенциал с четвертого управл ющего выхода процессора 3 поступит на соответствующий вход 15 индивидуальной разборки и вход сброса своего узла 10 фиксации захвата, в которых сразу установитс  в нулевое состо ние триггер 28. С соответствующего входа 15 индивидуальной разборки потенциал пройдет по своему пути в двоичных коммутаторах 47-2 двоичных соединителей 41,

44 или 42, аЗ. При этом он поступит с выходов двоичных коммутаторов 47-. на вторые входы одного из элементов И 54, 56, 58 или 60, возбудит один ( из выходов этих элементов,импульс с которого сбросит в нулевое состо ние необходимый разр д регистров 51 и 52. В результате выполнени  опиg санных процедур произойдет индивидуальна  разборка процессором 3 своего ранее собранного пути.

Выше рассмотрена ситуаци  построени  путей по двоичным кодам адре5 сов в многокаскадной дельта-сети 8, когда отсутствовали конфликтные ситуации . Однако в общем случае возможны на адресных входах 16 двоичных соединителей комбинации кодов 00

0 либо 11, т.е. возникает требование подключени  разных групп входов к одной группе выходов, закодированной О или 1. Тогда в случае конфликтных ситуаций срабатывает блок 50

5 дешифрации приоритета, который формирует единичный потенциал с выхода элемента ИЛИ на свой первый выход, если на его входах возникают комбина4- ции кодов 00, 11 или 10. Следователь0 но, при равенстве приоритетов или когда перва  группа входов двоичного соединител  41 имеет более высокий приоритет, то подключают первую группу входов, а вторую группу входов отсекают. Наоборот, единичный потенциал на втором выходе в блоке 50 дешифрации приоритета возникает при по влении на его входах кода 01, по которому включаетс  элемент И. В этом случае втора  группа входов будет иметь более высокий приоритет и она будет подключатьс  к одной из групп выходов двоичного соединител  41 .

Раэбор приведенных конфликтных ситуаций осуществл етс , как показано на фиг.5, в узле 68 переключени  направлени . Действительно, потенциал с первого выхода блока 50 дешифрации приоритета открывает многовходовые элементы И /4-77, с выходов которых есть обратные св зи на входы друг друга. Так, если возбуд тс  одновременно выходы многовходовых элементов И 74 и 75, то потенциал с выхода И 75 заблокирует через инверсный вход элемент И 74, на выходе которого будет отсутствовать единичный потенциал . Аналогичным1 образом блокиру5

0

5

0

5

етс  единичный потенциал на выходе многовходового элемента И 76 за счет наличи  единичного потенциала на выходе многовходового элемента И 77, поступающего на инверсный вход И 76. Аналогичный анализ происходит на входах многовходовых элементов И 78-81, которые открываютс  потенциалом с вт рого выхода блока 50 дешифрации приоритета . Так, единичный потенциал с выхода многовходового элемента И 78 закрывает через инверсный вход мно- говходовый элемент И 79 и открывает многовходовые элементы И 74 и 75, а едини лный потенциал с выхода многовходового элемента И 80 - многовхо- цовый элемент И 81 и открывает многовходовые элемен-ы И 76 и 77.

При каждой фиксации пути возбуждаетс  выход элемента И 36 в соответствующем узле 9 измэнени  приоритета , импульс которого сбрасывает в нулевое состо ние счетчик 38. В том случае, если сигнал фиксации пути не возбудил выход элемента И 36, то предыдущий код приоритета остаетс  в счетчике 38, и поэтому на следующем шаге поиска данный процессор 3 будет иметь более высокий приоритет чем тот, который уже образовал на предыдущем этапе свой путь и участ- вовгп в обмене информацией между выбранным другим процессором 3 устройства . Поэтому в данном устройстве дл  формировани  и анализа семантических сетей имеетс  возможность с помощыо управл ющей ЭВМ 1 динамически измен ть приоритеты подключаемых процессоров 3. За счет этого (по сравнению с базовым вариантом, например многопроцессорной ЭВМ с общей магистралью, на которую одновременно подключаютс  Н процессоров и локальные блоки пам ти) повышаетс  производительность при обработке структурно-сложных и больших размеров семантических сетей, обеспечиваетс  равномерна  загрузка процессоров 3, что повышает надежность при реализации сильно св занных участков программ. В разультате параллельной обработки знаний, организованных ь виде семантических сетей, рассредоточенных N блоках локальных пам ти, расшир ютс  функциональные возможности.

Преимущество предлагаемого устройства особенно видно на примере построени  и анагиза н нем пирами

0

5

0

дальных семантических сетей (ПС), отличительна  особенность которых состоит в возможности эффективного отображени  динамических процессов, протекающих в реальных средах. Модели реальных сред на основе ПС отражают иерархическую структуру составных объектов, например ситуаций,  вл ющихс  композици ми других объектов и отношений. Это дает возможность значительно сократить поиск нужной информации за счет его локализации в относительно небольшом участке модели среды. ПС обеспечивает экономное, иерархическое и ассоциативное хранение знаний о задачах и средах. При построении ПС автоматически устанавливают св зи между объектами путем выделени  пересечений описаний объектов и ввода в сеть элементов, соответствующих этим пересечени м . На ПС определены процессы формировани  пон тий, в основе кото-; рых лежат методы индуктивного обучени . Информаци  в ПС хранитс  не в виде кодов, а в виде структур, отображающих компоненты объектов и их св зи.

На предлагаемом устройстве можно реализовать, к примеру, горизонтальное распараллеливание ПС, при котором сеть располагаетс  в нескольких блоках локальной пам ти (ЛП) , В пределах каждой ЛП 5 реализаци  алгоритма построени  сети и операций ассоциативного анализа осуществл етс  отдельным процессором 3. В каждой из ЛП входные элементы сети (рецепторы) дублируютс , а св зи и узлы (ассоциативные элементы) рав- номерьо распределены.:

Наиболее удобной формой представлени  ПС в ЛП 5  вл ютс  списковые структуры. Входы и выходы ассоциативных элементов образуют ассоциативные списки, указатели на головы которых содержатс  в  чейке ассоциа- тивного элемента (A3). В  чейке АЭ имеютс  также зоны, содержащие -им  ys ла, метки и т.п. За счет равномерного распределени  АЭ и их св зей по различным ЛП операции просмотра сети и в тол нени  правил алгоритма построени  распараллеливаютс  по горизонтали , несмотр  на то,что в пределах каждой ЛП операции выполн ютс  п следовательно по вертикали.

Если при выполнении операций просмотра сети процессором 3 в одной ЛП встречаетс  адресна  ссылка на дргую JDI, то, она передает соответствующему процессору 3 этот адрес по образованному автоматически каналу в многокаскадной дельта-сети 8, а сама продолжает работу дальше. Процессор 3,получивший адресную ссылку, выполн ет эту же операцию в своей ЛП параллельно с передающей. Возможность такой параллельной коммутации процессоров 3 по принципу каждый с каждым обеспечиваетс  введением многокаскадной дельта-сети 8, программируемого приоритетного блока 6 и фомировател  7 подтверждени  захвата.

Алгоритм построени  ПС в устройстве работает в соответствии со следующими правилами:

Правило I. Если при вводе нового описани  в сети имеютс  частично возбужденные A3, св занные по входам с двум  и более возбужденными элементами , то эти св зи ликвидируютс  и в сеть вводитс  новый АЭ,входы кото- рого соедин ютс  с выходами возбужденных элементов, а выход - с одним из пассивных входов частично возбужденного АЭ. Новый АЭ находитс  в состо нии возбуждени . После введени  новых АЭ во все участки сети, где выполн етс  условие правила I, выполн етс  правило II.

Правило II. Если в сети имеетс  более одного полностью возбужденного элемента (рецепторног о или ассоциативного ) , то к сети присоедин етс  новый АЭ, входы которого соедин ютс  с выходами возбужденных элементов , не имеющих св зей по входу с другими возбужденными элементами. Новый АЭ находитс  в возбужденном состо нии и его описание помещаетс  в той ЛП, базовый адрес которой определ етс  по формуле А ;+( mod щ (А,1 + + 1), где N - число ЛП в устройстве.

Claims (1)

1. Формула изобретени 

   Устройство дл  формировани  и анализа семантических сетей, содержащее управл ющую ЭВМ, N процессоров с блоками локальной пам ти и сетевой коммутатор дл  обмена сообщени ми , причем адресные, управл ющие и информационные входы-выходы процессоров с первого по N-й соеди0

   5

   0

   5

   Q

   ,

   0

   5

   0

   5

   нены с соответствующими входами-выходами управл ющей ЭВМ через линии шины системного интерфейса, с соответствующими входами-выходами сетевого коммутатора дл  обмена сообщени ми через двунаправленные информационные шины, отличающеес  тем, что, с целью повышени  производительности за счет параллельной и приоритетной перестройки св зей в ходе решени  задачи, в него введены программируемый приоритетный блок и формирователь подтверждени  захвата, причем первый тактирующий выход управл ющей ЭВМ соединен с входом синхронизации программируемого приоритетного блока, второй тактирующий выход соединен с входом выборки программируемого приоритетного блока, одноименный выход которого соединен с входом выборки сетевого коммутатора дл  обмена сообщени ми, адресный выход управл ющей ЭВМ соединен с одноименным входом программируемого приоритетного блока, первый и второй управл ющие выходы N-ro процессора соединены с N-ми входами управлени  включением программируемого приоритетного блока и формировател  подтверждени  захвата, адресный выход сетевого коммутатора дл  обмена сообщени ми подключен к одноименному входу формировател  подтверждени  захвата, вход и выход фиксации пути которого подключены к одноименным соответственно выходу и входу сетевого коммутатора дл  обмена сообщени ми , третий управл ющий выход готовности N-ro процессора подключен к N-му разр ду входа готовности программируемого приоритетного блока, а выход индивидуальной разборки N-ro процессора подключен к N-му разр ду одноименного входа сетевого коммутатора дл  обмена сообщени ми и N-му входу сброса формировател  подтверждени  захвата, второй адресный выход сетевого коммутатора дл  обмена сообщени ми соединен с одноименным входом программируемого приоритетного блока, выход кода приоритета которого соединен с одноименным входом сетевого коммутатора дл  обмена сообщени ми, вход и выход фиксации пути которого соединены с соответствующими выходом и входом формировател  подтверждени  захвата,-выход общего сброса управл ющей ЭВМ

   15-16

   1614289

   подключен к входу сброса сетевого первого по четвертый которого соеди- коммутатора дл  обмена сообщени ми, йены с одноименными выходами управл - входы выбора направлени  передачи с ющёй ЭВМ.

   Фиг. .1

   Фи..3

   щ

   Фиг. 2

   Й SSSS Ј8

   S Sfc ЯЯ

   14/