SU1322306A1 - Устройство дл моделировани графов - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, может быть использовано при исследовании сетевых графов и позвол ет определить все возможные пути к вершинам моделируемого графа. Наличие в устройстве дл  моделировани  графов блока пам ти и матричной модели графа позвол ет хранить в пам ти устройства  русную структуру моделируемого графа, производить формирование путей к какой-либо вершине этого графа путем дополнени  всех путей к предшествующим вершинам номером данной вершины, а также объединить все дополненные пути и занести их в блоки пам ти соответствующих блоков определени  путей устройства, что позвол ет повысить качество и полноту исследовани  сетевых графов, используемых в качестве математических средств описани  сложных объектов и процессов. При применении сетевых графов дл  обобщенного описани  процесса функционировани  программных комплексов внедрение изобретени  позволит определить все возможные варианты последовательного выполнени  элементов программного комплекса и значительно повысить качество его испытаний. 1 з.п. ф-лы, 2 ил. (/ С

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано при исследовании сетевых графов дл  определени  всех возможных путей к его вершинам.

Целью изобретени   вл етс  расширение класса решаемых задач за счет определени  всех возможных путей к вершш ам моделируемого графа.

На фиг. 1 приведена фyикциoнaJИзHa схема устройстваJ на фиг. 5 - функциональна  схема блока определени  путей.

Устройство содержит матричную модель 1 графа, в узлах которой расположены триггеры 2, элементы И 3 и ключи 4, блок 5 пам ти, первый м второй элементы ИЛИ 6 и 7, дешифраторы 8 и 9, коммутатор 10, группу коммутаторов 11, группу блоков 12 определени  путей, генератор 13 тактовых импульсов, вход 14 пуска устройства, информационный вход 15 устройства и группу ключей 16,

В состав каждого блока 12 пход т первый, второй и третий комтчутаторы 17-19, элемент НЕ 20, блок 21 пам ти блок 22 сравнени  кодов, с периого по четвертый элементы ИЛИ 23-26, бло 27 логического сложени , элементы 28-30 задержки, ключи 31-33, счетчик 34 адреса чтени , регистры 35-37, счетчик 38 адреса записи, третий счетчик 39, тактовый вход 40 блока определени  путей, вход 41 признака чтени  блока 12, вход 42 адреса чтени  блока 12, информа1;ионньп1 вькод 43 блока 12, выход 44 признака окон- работы блока 12, выход 45 адреса чтепи  блока 12, выход 46 признак чтени  блока 12, информационный вход 47 блока 12, вход 48 признака наличи дуги блока 12, выход 49 признака выбора очередного узла блока 12, выход 50 признака пуска блока 12.

Устройство работает следующим образом.

Перед запуском устройства все коммутаторы всех блоков 12 устанавливаютс  в состо ние, при котором первые информационные входы этих комг-гутато- ров соедш1ены с их первыми выходами. Счетчики 38 и 39 устанавливаютс  в нулевое состо ние.

Ключи 32 всех блоков 12 устанавливаютс  в состо ние, прр котором выход счетчика 38 адреса залиси оказываетс  подключенным к входу регист

ра 36, т.е. в открытое состо ние. В регистры 37 всех блоков 12 занос тс  двоичные коды, в которых в единичном состо нии находитс  только разр д с номером, равным номеру соответствующей блоку 12 вершины (номеру столбцу матричной модели 1 графа, комт татор 11 которого управл етс  блоком 12 через выход 49). Содержимое блоков 21 пам ти всех блоков 12 обнул етс , а в блок 5 пам ти по входу 15 устройства записываютс  двоичные коды номеров вершин моделируемого графа. При этом пефвым записываетс  код номера начал ной вершины, после чего в произвольном пор дке записываютс  коды 1омеров вершин, составл ющих парный  рус графа, затем аналогичным образом записываютс  коды номеров вершин, составл ющих второй, третий и т.д.  русы. После записи всех кодов номеров вершин в блок 5 пам ти записываетс  нулевой код,  вл ющийс  приз}шком окончани  информации о вершинах моделируемого графа.

Первоначально коммутаторы 11 мат- рично модели 1 устанавливаютс  в состо ние, при котором (М+1)-  группа св зей подключаетс  к первой. Информаци  о топологии моделируемого графа заноситс  путем установки в единичное состо ние (Р, К)-й триггеров 2, расположенных на перенесении К-й строки (к - номер начальной вер-

пнты моделируемой ветви графа) с Р-м столбцом (Р - номер конечной вершины моделируемой ветви графа).

Запуск устройства осуществл етс  подачей специального сигнала на вход 14. По зтому сигналу осуществл етс  запуск генератора 13, коммутатор 10 переводитс  в состо ние, при котором выход блока 5 пам ти оказываетс  подклоченным к информационному входу

д,С иифратора 9. По этому же сигналу производитс  пересылка первого кода номера вершины моделируемого графа (кода номера начальной вершины) в дешифратор 9. На выходе дешифратора

9, соответствующем nocTynjffimeMy коду , формируетс  сигнал запуска в первом режиме блока 12, совпадающего по номеру с начальной вершиной моделируемого графа,  вл ющиI c  в то же врем  сигналом перевода коммутатора 10 в единичное состо ние, счетчик 38 адреса записи переводит коммутатор 18 в состо ние, при котором к второму

входу блока 21 пам ти подключаетс  выход регистра ,37. Этот же сигнал  вл етс  сигналом записи, который после прохождени  через элемент RJTli 25 поступает на вход признака записи блока 21 пам ти и обеспечивает занесение в этот блок по адресу, равному 1, двоичного кода из регистра 37. Одновременно адрес записи, равный 1, записываетс  в регистр 36. К этому моменту времени поступивший по входу 50 блока 12 и задержанный в элементе 28 сигнал по вл етс  на выходе, элемента I-UIH 26. Он переводит коммутатор 18 в состо ние, при котором к информационному входу записи блока 21 пам ти подключаетс  выход регистра 36, содержащего конечный адрес записи. Этот же сигнал поступает на выход 44 блока 12, одновременно закрывает ключ 32, предотвраща  тем самым изменение содержимого регистра 36, устанавливает счетчик 38 адреса записи в нулевое состо ние Рассматриваемый сигнал обеспечивает запись в блок 21 пам ти по адресу, равному О, значени  конечного адреса записи кодов в этот блок (двоичного значени  количества путей к соответствующей блоку 12 вершине).

Сигнал с выхода 44 запущенного в первом режиме блока 12 после прохождени  через элемент ИЛИ 6 обеспечивает передачу в дешифратор 8 кода номера первой вершины первого  руса ( русы нумеруютс  начина  с 0) из блока 5 пам ти. Дешифратор 8 преобразует этот код в сигнал на соответствующем выходе. Этот сигнал обеспечивает прохождение сигнапов от триггеров 2 через элементы И 3 на управл ющие входы ключей 4 дл  всех узлов соответствующего столбца матричной модели 1 графа, а также поступление на вход 40 соответствующего блока 12 тактовых импульсов от генератора 13. Те ключи 4 столбца, на которые поступили сигналы от триггеров 2, устанавливаютс  в открытое состо ние. С этого момента блок 12, соответствующий по номеру выхода дешифратора 8 (активный блок 12), начинает цикл формировани  кодов путей к вершине, код номера которой поступил на дешифратор 8. Этот цикл состоит из М тактов . Такт с номером К соответствует случаю подключени  к св з м (М-ь 1) группы коммутатора 11 св зей К-й

группы, т.е. случаю рассмотрени  К-й вершины в качестве предшественника дл  вершины, соответствующей активному блоку 12.

с Рассмотрим пор док определени  путей дл  случа , когда активный блок 12 имеет номер Р.

В каждом такте блок 12 может работать либо во втором, либо в треть10 ем режиме. Второй режим соответствует отсутствию дуги, ведущей от вершины с номером К к вершине с номером Р. В этом с.ггучае после подключени  в Р-м коммутаторе 11. к св з м (М+1)-й

f5 rpynrff . св зей К-й группы на входе 48 активного блока отсутствует един1гчньгй сигнал, что обеспечивает открывание ключа 33 и прохождение очередного тактового импульса с первого .инфор0 мационного выхода коммутатора 17 на первьш вход элемента ИПИ 24. На выходе этого элемента формируетс  сигнал, поступающий на выход 49 блока 12 как сигнал переключени  Р-го кдммутато5 ра 11 на (К-ь1)-ю группу св зей, а

также увеличивающий на единицу содержимое счетчика 39 и устанавливающий коммутатор 17 в исходное состо ние. Трет1 Й режим соответствует нали0 чио в графе дуги, ведущей от вершины с номером К к вершине с номером Р. В этом случае на входе 48 Р-го блока , 12 присутствует единичный сигнал, который обеспечивает закрытие ключа

33. Очередной тактовьш импульс, пос- тупивший по входу 40, после прохождени  через коммутатор 17 производит установку в нулевое состо ние счетчика 34 и подключение с помощью ком0 мутатора 19 входа 47 к входу регистра 35. Этот же импульс поступает через элемент ИЛИ 23, выход 46 узла, нулевую и К-ю группы св зей Р-го коммутатора 11, К-й ключ 4 Р-го

5 столбца модели 1 и вход 41 К-го блока 12 в качестве импульса чтени  на вход признака чтени  блока 21 пам ти К-го блока 12. Адрес чтени  (в данном случае нулевой) в блок 21

0 К-го блока 12 поступает из счетчика 34 адреса чтени  активного блока 12 через выход 45 этого блока, (М+1)-ю и К-ю группы св зей Р-го коммутатора 11, К-й ключ 4 Р-го столбца модели 1

5 и вход 41 К-го блока 12. По импульсу чтени  из нулевой  чейки блока 21 К-го блока 12 считываетс  код количества путей от начальной вершины к

K-fi. Этот код передаетс  и регистр 35 активного блока 12 через иыход 43 К-го узла 12, К-й ключ 4 Р-го столбца матричной модели 1, К-ю и нулевую группы св зей Р-го комм татора 11, вход 47 Р-го блока 12 и коммутатор 19 этого блока. Указанны тактовый импульс кроме того устанавливает коммутатор 17 в состо ние, при котором его 1П1формацио1И ый вход подключен к второму информационному выходу

Следующий тактовый импульс после прохождени  через коммутатор 17 открвает клоч 32, обеспечива  тем самым возможность передачи текущего адреса записи из счетчика 38 в регистр 36, подключает с помощью коммутатора 19 вход 47 Р-го блока 21 к ходу блока 27, подключает с помощью коммутатора 18 информационньш вход записи блока 21 пам ти к выходу блока 27, а также переводит коммутатор 17 в состо ние, при котором обеспечиваетс  1)юхожде- пие последующих тактовых импульсов через третий информационней выход этого ком 1утатора.

Очередной тактовьй импульс с входа 40 Р-го блока 12 увеличивает на единицу содержиг-гае счетчиков 34 и 38 Hoobrii адрес чтени  из счетчика 34 поступает на вход блока 22 сравнени  кодов, где он сравниваетс  с количеством путей, накопленч,гх в блоке 21 пам ти К-го блока 12. Если этот адрес т ггени  превьпиает количество путей, ведущих к предшествующей К-й вершшш, то на выходе блока 22 отсутствует сигнал. К этому :- омонту импульс с третьего и}1формациопного выхода коммутатора 17 после задержки в элементе 29 поступает через откры- ключ 31 и элемент ИЛИ 23 в качестве признака чтени  кода пути из блока 21 пам ти К-го блока 12 по адресу , хран щемус  в счетчике 34 Р-го 45 предотвраща  изменение содержимого

блока 12 (в данном по первому адресу). Пути передачи импульса чтени  и адреса рассмотрены выше. Счи- танньш из блока 21 пам ти К-го блока 12 код пути поступает через вход 47 Р-го узла 12 и ключ 19 этого:блока в блок 27. Здесь поступивший код пути складываетс  с кодом Р-й вершины, хран щимс  в регистре 37, в результате чего образуетс  код пути от на- 55 нал с выхода 44 Рто блока 12 про- чальной к Р-й вершине. Этот код через ходит через элемент ИЛИ 6 на вход коммутатор 18 поступает на информационный вход записи блока 21 пам ти.

признака чтени  блока 5 пам ти,обе печива  передачу на дешифратор 8 и

.

ы

3223066

При поступлении через элемент ИЛИ 25 на вход признака записи блока 21 тактового импульса, задержанного на врем  формировани  кода пути в зле5 менте 30 задержки, производитс  запись сформированного кода в блок 2f пам ти по адресу, присутствующему на выходе счетчика 38 адреса записи. Следующий тактовый импульс произtO водит описанным образом чтение из

блока 21 пам ти К-го блока 12 очередного кода пути, дополн ет его единиг цей в Р-м разр де путем сложени  в блоке 27 1 -го блока 12 и записывает

f5 по;тученный код пути в очередную  чейку блока 21 пам ти Р-го узла 12. Если в некоторый момент времени адрес чтени , установленный в счетчике 34, превысит KOJUPiecTBo путей к К-й вершине , хран щеес  в регистре 35 Р-го узла, то сигнал с выхода блока 22 после прохождени  через элемент ИЛИ 24 поступит на выход 49 Р-го блока 12 как сигнал переключени  Р-го

коммутатора на (К+1)-ю группу св зей , увеличит содержимое счетчика 39 на единицу, запрет с помош.ью ключа 31 выдачу по выходу 46 Р-го блока 12 импульса чтени  и установит коммутатор 17 в исходное состо ние.

Если содержимое счетчика 39 окажетс  равным количеству вершин в графе , то цикл формировани  путей к Р-й вершине заканчиваетс . При этом сигнал с выхода счетчика 39 после прохождени  через элемент ИЛИ 26 поступает на выход 44 Р-го блока 12, переводит коммутатор 18 в состо ние, при котором к информационному входу

записи блока 21 пам ти подключаетс  выход регистра 36, где записан код номера последнего записанного в блок 21 кода пути (количество путей). Этот же сигнал закрывает ключ 32,

регистра 36 при изменении адреса записи в счетчике 38, устанавливает нулевой адрес записи в счетчике 38 и поступает в качестве признака записи 50 через элемент ИЛИ 25 на вход признака записи блока 21 пам ти. В результате этих действий в нулевую  чейку блока 21 пам ти записываетс  код колггчества путей к Р-й вершине. Сигнал с выхода 44 Рто блока 12 про- ходит через элемент ИЛИ 6 на вход

признака чтени  блока 5 пам ти,обеспечива  передачу на дешифратор 8 из

7 1322306

блока 5 кода очерсдноГ нершнны, Де шифратор 8 выводит из активного состо ни  Р-й блок 12 с помощью Р-го ключа 16, блокирует Р-й столбец модели 1 и переводит описанным ранее способом в активное состо ние блок 12, соответствующее очередной вершине . Цикл формировани  путей к этой вершине аналогичен рассмотренному

рого элемента Ш1И, выход которого подключен к второму управл ющему входу коммутатора, второй информацион ньш выход которог о подключен к инф(1р- мационному входу второго дешифратора , Р-й выход которого подключен к второму входу элемента И каждого узла Р-го столбца матричной модели графа и к управл ющему входу Р-го

циклу формировани  путей к Р-й верши- О ключа группы, выход которого подклюке .

Если на вход дешифратора 8 поступит нулевой код, то на (М+1)-м выходе дешифратора 8 по витс  сигнал останова генератора 13, завершающий функционирование устройства.

Результатами работы ycTpoficTFia  вл ютс  коды путей к вершинам графа , накопленные в блоках 21 пам ти блоков 12.

Claims (2)

1. Устройство дл  моделировани  графов, содержащее дешифратор, генератор тактовых импульсов и матричную модель графа из М строк и М столбцов; (Р, К)-й узел которой (Р 1,...,М; К 1,...,М) содержит элемент И и триггер, информационный выход которо- 0 ключа (Р,К)-го узла матричной модели го подключен к первому входу элемен- графа подключен к второму ивформационному входу К-й группы Р-го коммутатора , второй информационный выход которого соединен с информационным 35 входом Р-го блока опроде:7енич путей, адреса чтени  которого подключен к первому информационному входу (М+1) группы Р-го комму татора Г руппы, первый информапионный выход ИЛИ, блок пам ти, группа ключей и два W К-й группы которого подключен к вто- дешифратора, а в каждый узел матричной рому информационному вхоцу ключа

та И того же узла матричной модели графа, отличающеес  тем, что, с целью расширени  класса решаемых задач за счет определени  всех возможных путей к вершинам моделируемого графа, в него введена группа блоков определени  путей, группа коммутаторов , коммутатор, два элемента

модели графа введен ключ, причем информационный вход блока пам ти  вл етс  информационным входом устройст- в а, вход пуска генератора тактовых импульсов подключен к (М+1)-му входу первого элемента ИЛИ, к первому управл ющему входу коммутатора и  вл етс  входом пуска устройства, выход первого элемента ИЛИ подключен к входу признака чтени  блока пам ти, выход которого подключен к первому информационному входу коммутатора, первый информационный выход которого подключен к информационному входу дешифратора, Р-й выход которого подключен к входу пуска Р-го блока определени  путей и к Р-му входу вто-

рого элемента Ш1И, выход которого подключен к второму управл ющему входу коммутатора, второй информацион- ньш выход которог о подключен к инф(1р- мационному входу второго дешифратора , Р-й выход которого подключен к второму входу элемента И каждого узла Р-го столбца матричной модели графа и к управл ющему входу Р-го

чен к тактовому входу Р-го блока оп- 11еделени  путей, ()-й выход второго дешифратора подключен к входу останова генератора тактовых импульсон , выход которого подключен к ин- (Ьормационным входам всех ключей группы , выход элемента И (P,K)-i-o узла матричной модели графа подключен к управл ющему входу ключа того же уз:ia и к первому информационному входу К-й 1 руппы Р-го комг-гутатора группы, перн1,гй информационный выход (М+1)-й 1 руппы которого подключен к входу признака наличи  дуги Р-го блока определени  путей, информационный выход которого подключен к первым информационным входам всех ключей К-й строки узлов () матричной модели графа, первый информационньп выход

ключа (Р,К)-го узла матричной модели графа подключен к второму ивформа (1,К)-го узла матричной модели графа второй информационньп выход которог о подключен к входу адреса чтени  Р-т о

45 блока определени  путей, выход признака чтени  которого подключен к второму информационному входу (М+1)-и группы Р-го коммутатора группы, второй информационный выход K-ii группы

50 которого подключен к третт,ему информационному входу ключа (Р,К)-го узла матричной модели графа, третиГ; информационный выход которог о подключен к входу признака чтени  Р-го блока оп55 ределени  путей, выход признака выбора очередного узла которого подключен к управл ющему входу Р-го коммутатора группы, выход признака окон-

чапи  работь Г-го блока определени  nyreii подключен к -му входу первог о элемента ИЛИ.

2. Устройство по I. 1, о т л и - чающеес  тем, что каждый блок определени  путей содержит три ключа, три коммутатора, блок пам ти, четыре элемента ИПИ, три элемента задержки, блок сравнени  кодов, три регистра, счетчик адреса чтени , счетчик адреса записи, третий счетчик , элемент НЕ и блок логического сложени , причем информаудиониый вход первого коммутатора  вл етс  тактовым входом блока опрс/ слспп  i.yTcii, iiopBL.ifi )м;эцпоииый выход первого коммутатора но;),ключен к ciioe ыу норному уп;5а1зл 101:1ему входу, к нходу устапонки в О счетчика адреса чтени , к первому унран,:1 :|1тцому второго коммутато1)а, к унрав- ,п 10 .;ему входу первого ключ;; и к пер- iiOMy входу nepBoi o млемспта IIJII, вы- X07J, которого  вл етс  1 ы :одом признака чтени  -блока определен гч нутеГ, второй )ормадион П)П1 первого чоммутатора подключен г: своему вто- кзму упрапл пощему входу, к lU iiiOMy упрлвл шщеь-гу входу второго клгоча, к 11ерво Гу управл ющему, г ;-;од,у TpoTijOro К(, мму гатора и к второму 7з;1пд;у второго коммутатора, трсупш Нох:ррг а Ц1Онпый выход комму- laTopa иодк. почен к тактовому входу счетчпка адреса записи, к входам перг,ого и второго элементов задержки и к та ;товому 1;ход,у счетчика адреса чтени , 1П1фог) адионны11 выход которо- Г о подключен к первому инфop ГlДпoн ному входу блока сравнешм кодов и  пл етс  выходом адреса чтани  блока онределен1-ш путей, т ервого элемента задержки по.дключен к информационному входу третьего ключа, ин- формационньст выход которого подключен к второму входу первого элемента П.)1, вход элемента НЕ  вл етс  г;:о- / iOM признака наличи  дуги блока определени  путей, выход элемента НЕ подключен к информационному входу первого ключа, информационн1)й выход которого подключен к первому входу второго элемента ИЛИ, выход которого иoдкJmчeн к управл ющему входу третьего ключа, к третьему управл ю- щему входу первого ко№-гутатора, к счетному входу третьего счетчика и

 вл етс  выходом признака выбора очередного узла блока определени  путей, шп})ормационный выход третьего счетчика подключен к первому входу третьего элемента ИЛИ, выход которого подключен к входу установки в О счетчика адреса записи, к первому управл ющему входу четвертого элемента ИЛИ, к управл ющему входу второго ключа, к второму управл ющему входу

третьего коммутатора и  вл етс  выходом призпака окончани  работы блока- определени  путей, информационный вход третьего элемента задержки подключен к третьему управл ющему входу третьего коммутатора, к счетному входу счетчика адреса записи, к второму входу четвертого элемента ИЛИ и  вл етс  входом пуска блока определени  путей, и формационный выход третьего элемента задержки подключен к второму входу третьего элемента ИЛИ и третьему входу четвертого элемента ИЛИ, выход которого подключен к входу признака записи блока пам ти, информационный выход которого  вл етс  1П1формадионным выходом блока опре- делен1   путей, информационный вход второго коммутатора  вл етс  1шформа- ционным входом блока определени  путей , первьш штформационный выход которого подключен к информационному входу первого регистра, информационный выход которого подключен к второму да формационному входу блока сравнени  кодов, выход признака равенства которого соедршен с вторым входом второго элемента ИЛИ, второй информационный выход второго коммутатора

подключен к входу первого случаемого блока логического сложени , 1шформа- ционный выход которого подключен к первому информационному входу третьего коммутатора, информационный выход

которого подключен к И1формационному входу записи блока пам ти,информацион- HLii t выход второго регистра подключен к входу второго слагаемого блока логического сложени  и к второму информадионному входу третьего коммутатора, информационный выход счетчика адреса записи подключен к входу адреса записи блока пам ти и к информационному входу второго ключа, информационный

выход которого подключен к информационному входу третьего регистра, информационный выход которого подключен к третьему информационному входу

1 1t i22;U)6I 2

третьего коммутатора, пыхг)д второго .ч с-тси нходом ад1)еса чтени  блока оп- элемента задержки подключен к четпер- редел(М1и  путей, nxo;t признака чтени  тому входу четвертого элемента lUlU, блока пам ти  вл етс  входом приэка- вход адреса чтени  блока пам ти  в- ка чтени  блока определени  путей.

.S-/

I

15

Редактор А.Ворович

Заказ 2867/47

Тираж 672Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграф1гческое предпри тие, г. Ужгород, ул. Проектна , 4

Составитель Н.Шелобанова

Техред Л.Олийнык КоррекГор С.Шекмар