Pierwszenstwo Zgloszenie ogloszono: 30.05.1973 Opis patentowy opublikowano: 30.09.1975 74 977 KI. 42m*,7/48 MKPG06f 7/48 Twórca wynalazku: Jan Ligaszewski Uprawniony z patentu tymczasowego: Osrodek Badawczo-Rozwojowy Po¬ miarów i Automatyki Elektronicz¬ nej, Wroclaw (Polska) Uklad cyfrowego pierwiastkowania kwadratowego Przedmiotem wynalazku jest uklad cyfrowego pierwiastkowania kwadratowego, znajdujacy za¬ stosowanie w elektronicznej aparaturze pomiaro¬ wej oraz ukladach automatyki i sterowania, jako blok operacji algebraicznej.Znany jest uklad cyfrowego pierwiastkowania kwadratowego, skladajacy sie z przerzutnika typu JK, licznika wyniku pierwiastkowania, zbudowa¬ nego z licznika dziesietnego kodowanego dwój¬ kowo, ukladu dopelnienia dziewiatkowego i ukla¬ du dopelnienia jedynkowego oraz licznika pomoc¬ niczego, zlozonego z licznika dekadowego i liczni¬ ka czterostopniowego dwójkowego i funktorów lo¬ gicznych typu NAND. Na wejsciu ukladu znajdu¬ je sie bramka zlozona z dwóch funiktorów typu NAND, której jedno wejscie jest polaczone z prze- rzutnikiem typu JK, a drugie wejscie jest wejs¬ ciem calego ukladu pierwiastkowania. Wyjscie bramki polaczone jest z jednym z wejsc licznika wyniku pierwiastkowania, którego wyjscia sa po¬ laczone poprzez uklad dopelnienia dziewiatkowego z wejsciami programujacymi licznika dekadowego i poprzez uklad dopelnienia jedynkowego z wejs¬ ciami programujacymi licznika czterostopniowego dwójkowego, którego wyjscie jest polaczone przez uklad funktorów logicznych typu NAND z wejs¬ ciami zezwalajacymi na programowanie licznika dekadowego i licznika czterostopniowego dwójko¬ wego oraz z dekadami licznika wyniku pierwiast¬ kowania. Przerzutnik typu JK i dekady licznika 10 15 20 30 wyniku pierwiastkowania oraz dekady licznika po¬ mocniczego polaczone sa z wejsciem zegarowym, przeznaczonym do sygnalu taktujacego.Dzialanie tego znanego ukladu jest nastepujace.Po pierwszym impulsie wejsciowym licznik wyniku pierwiastkowania zapisuje cyfre 1. Nastepnie licz¬ nik pomocniczy odbiera trzy impulsy wejsciowe i wówczas licznik wyniku pierwiastkowania zapisu¬ je cyfre 2, a nastepnie gdy licznik pomocniczy od¬ bierze piec dalszych impulsów wejsciowych, to licznik wyniku pierwiastkowania zapisuje cyfre 3 itd. Omawiany uklad jest ukladem synchronicz¬ nym. Impulsy wejsciowe sa wpisywane do licznika wyniku pierwiastkowania jezeli przerzutnik typu JK ma na wyjsciu stan „1". Licznik pomocniczy jest programowany poprzez uklady uzupelnien na dopelnienie liczby zapisanej w liczniku wyniku pierwiastkowania. Wypelnienie licznika pomocni¬ czego powoduje powstanie na jego wyjsciu stanu „1". Nastepny impuls wejsciowy zmienia stan na wyjsciu przerzutnika typu JK i zaleznie od tego stanu w liczniku wyniku pierwiastkowania zosta¬ nie wpisana lub nie nastepna cyfra. Pojawienie sie stanu „1" na wyjsciu licznika pomocniczego powoduje podanie zezwolenia na jego ponowne zaprogramowanie.Ten znany uklad ma te niedogodnosc, ze do swej budowy wymaga stosowania specjalnych liczników programowanych lub przy stosowaniu liczników prostych, wprowadzenia skomplikowanych ukla- 74 97774 977 3 dów programujacych. Inna niedogodnoscia tego ukladu jest to, ze jest on przystosowany do reali¬ zacji funkcji pierwiastkowania kwadratowego tylko w zapisie dziesietnym kodowanym dwójkowo.Dalsza niedogodnoscia jest koniecznosc wspólpra¬ cy z urzadzeniami wytwarzajacymi sygnal taktu¬ jacy.Celem wynalazku jest usuniecie wymienionych niedogodnosci.Zadaniem technicznym wymagajacym rozwiaza¬ nia jest opracowanie konstrukcji asynchronicznego ukladu cyfrowego pierwiastkowania kwadratowego, przystosowanego do zapisu wyników w dowolnych y/%Hn/h t 7flclAcftnranmm prostych liczników im- AuhfW Jc5Szn¥ciaJ4ofgo sie równoczesnie prostsza pudowa w porównaniu do znanego ukladu.[ Zadanie to zostalofrozwiazane w wynalazku dzie- ki ^t^bSul^ze oNG* budowy ukladu cyfrowego pier¬ wiastkowania kwadratowego zastosowano dwa pro¬ ste liczniki impulsów, jeden jako licznik wyniku a drugi jako pomocniczy, uklad porównania realizu¬ jacy funkcje tozsamosci, dwa przerzutniki statycz¬ ne wejsciowy i sterujacy, trzy bramki realizujace iloczyn logiczny i trzy funktory realizujace sume logiczna i polaczono je ze soba w sposób celowy oraz przystosowano uklad do kasowania zewnetrz¬ nym sygnalem. Wejscie ukladu jest polaczone z zanegowanym wejsciem taktu wejsciowego prze- rzutnika, którego zanegowane wyjscie jest pola¬ czone z dwoma jego wejsciami oraz z wejsciem wejsciowej bramki, której wyjscie jest polaczone z wejsciem licznika wyniku i z wejsciem logicznej sumy przerzutnika sterujacego oraz z wejsciem lo¬ gicznej sumy kasowania liczników. To samo wejscie ukladu jest równoczesnie polaczone z drugim wejs¬ ciem wejsciowej bramki i wejsciem pomocniczego licznika. Wyjscia obu liczników, licznika wyniku i licznika pomocniczego, sa polaczone z wejsciami ukladu porównania. Wejscie sterujacego przerzut¬ nika jest polaczone z wyjsciem wejsciowego prze¬ rzutnika, natomiast wyjscie tego sterujacego prze¬ rzutnika jest polaczone z jego drugim wejsciem, z wejsciem bramki kasowania i wejsciem ostatniej znaczacej cyfry licznika odczytu, zas wyjscie bram¬ ki kasowania jest polaczone z wejsciem logicznej sumy kasowania wejsciowego przerzutnika, któ¬ rej wyjscie jest polaczone z wejsciem kasowania wejsciowego przerzutnika. Zanegowane wyjscie sterujacego przerzutnika jest polaczone z wejsciem sterujacej bramki, polaczonej swoim wyjsciem z wejsciem logicznej sumy sterujacego przerzutnika, której wyjscie jest polaczone z zanegowanym wejs¬ ciem taktu sterujacego przerzutnika. Wyjscie u- kladiu porównywania jest polaczone z jednym z wejsc logicznej sumy kasowania liczników, z dru¬ gim wejsciem sterujacej bramki i drugim wejs¬ ciem bramki, kapowania. Wejscie kasowania ukladu polaczone jest z wejsciem logicznej sumy kasowa¬ nia wejsciowego przerzutnika, wejsciem kasowania sterujacego1 przerzutnika i wejsciem logicznej sumy kasowania liczników, której wyjscie jest polaczo¬ ne z wejsciem kasowania pomocniczego licznika, przy czym tó wejscie kasowania jest równoczesnie polaczone z wejsciem kasowania licznika wyniku.Uklad wedlug wynalazku charakteryzuje sie sze¬ regiem zalet, przede /wszystkim zas tym, ze d* swojej budowy nie wymaga stosowania liczników programowanych lub skomplikowanych ukladów programujacych, a mozna w nim stosowac proste 5 funktory logiczne i proste liczniki impulsów tym, ze czas przeprowadzania operacji pierwiastkowania jest znacznie skrócony w porównaniu do znanego ukladu oraz tym, ze zastosowane liczniki moga pracowac w dowolnym zapisie, dziesietnym, dwój- lt kowych, dziesietnym kodowanym dwójkowo itp.Uklad znajduje zastosowanie w elektronicznej aparaturze pomiarowej do konstrukcji cyfrowych przyrzadów pomiarowych, przetworników w auto¬ matyce i sterowaniu, na wejscie których ppdawa- 15 ne sa wielkosci kwadratowe, np. jako miernik lub przetwornik natezenia przeplywu, miernik mocy itp. oraz do innych zastosowan specjalnych.Uklad pierwiastkowania kwadratowego wedlug wynalazku jest blizej objasniony w przykladzie 20 wykonania na zalaczonym rysunku, który przed- stawia schemat blokowy ukladu.Wejscie ukladu WfE, na które podawana jest liczba podlegajaca pierwiastkowaniu, w postaci ciagu impulsów pojawiajacych sie w dowolnych 25 odstepach czasu, jest polaczone z zanegowanym wejsciem taktu T wejsciowego przerzutnika 1, któ¬ rego zanegowane wyjscie Q jest polaczone dwoma jego wejsciami J i K oraz z wejsciem wejsciowej bramki 2, realizujacej funkcje iloczynu logicznego. 30 Wyjscie tej bramki 2 jest polaczone z wejsciem licznika wyniku 3, w którym zapisywany jest wy¬ nik pierwiastkowania kwadratowego, a ponadto z wejsciem logicznej sumy 4 sterujacego przerzut¬ nika 5 i z wejsciem logicznej sumy 6 kasowania 35 liczników. Wejscie ukladu WE jest ponadto pola¬ czone z drugim wejsciem wejsciowej bramki 2 i wejsciem pomocniczego licznika 7. Wyjscia obu liczników, licznika wyniku 3 i pomocniczego licz¬ nika 7, sa polaczone z wejsciami ukladu porówna- 40 nia 8, realizujacego funkcje tozsamosci.Wyjscie Q wejsciowego przerzutnika 1 jest po¬ laczone z wejsciem J sterujacego przerzutnika 5, którego wyjscie Q jest polaczone z drugim jego wejsciem K, z wejsciem 'bramki kasowania 9, 45 realizujacej funkcje iloczynu logicznego i z wejs¬ ciem ostatniej znaczacej cyfry 10 licznika wyniku 3, zaokraglanej stanem przerzutnika 5 do cyfr 0 lub 5.Wyjscie bramki kasowania 9 jest polaczone z 50 wejsciem logicznej sumy 11 kasowania wejsciowe¬ go przerzutnika 1, której wyjscie jest polaczone z wejsciem R kasowania wejsciowego przerzutni¬ ka 1, natomiast zanegowane wyjscie Q sterujacego przerzutnika 5 jest polaczone z wejsciem steruja- 55 cej bramki 12, realizujacej funkcje iloczynu lo¬ gicznego, polaczonej swoim wyjsciem z wejsciem logicznej sumy 4 sterujacego przerzutnika 5, któ¬ rej wyjscie jest polaczone z zanegowanym wejs¬ ciem taktu T tego sterujacego przerzutnika 5. Wyj- 00 scie ukladu porównania 8 jest polaczone z jednym z wejsc logicznej sumy 6 kasowania liczników, z drugim wejsciem sterujacej bramki 12 i drugim wejsciem bramki kasowania 9. Wejscie KAS kaso¬ wania ukladu, do którego podawany jest impuls 65 kasujacy, jest polaczone z wejsciem logicznej su-74 977 5 6 my 11 kasowania wejsciowego przerzutnika 1, wejsciem kasowania R sterujacego przerzutnika 5 i wejsciem logicznej sumy 6 kasowania liczników, której wyjscie jest polaczone z wejsciem kasowa¬ nia R pomocniczego licznika 7 .Wejscie KAS ka¬ sowania ukladu jest ponadto polaczone z wejsciem kasowania R licznika wyniku 3.Dzialanie ukladu wedlug wynalazku przebiega nastepujaco. Liczba podlegajaca pierwiastkowaniu jest podawana na wejscie WiE ukladu w postaci ciagu impulsów, pojawiajacych sie w dowolnych odstepach czasu, fcrzy czym suma wszystkich impul¬ sów ciagu równa jest tej liczbie pomnozonej przez wspólczynnik 102k, gdzie k = 0, 1, 2, 3.... Wynik pierwiastkowania jest zapisywany w liczniku wy¬ niku 3, zliczajacym te impulsy ciagu, których licz¬ ba jest równa jednosci plus podwojony iloczyn jego zawartosci, wedlug znanego algorytmu. Po wyzerowaniu ukladu wejsciowa bramka 2 jest przy¬ gotowana do przejscia pierwszego impulsu. Tyl tego impulsu oraz tyly nastepnych impulsów przecho¬ dzacych przez te bramke 2 kazdorazowo ustawiaja przerzutniki 1 i 5 w stan „0", powodujacy zamk¬ niecie bramek 2 i 9. Pomocniczy licznik 7 zlicza impulsy znajdujace sie pomiedzy kolejnymi impul¬ sami, przechodzacymi przez wejsciowa bramke 2.W momencie zrównania sie zawartosci pomocni¬ czego licznika 7 z zawartoscia licznika wyniku 3, na wyjsciu ukladu porównania 8 pojawia sie im¬ puls, spowodowany sprzezeniem tego wyjscia, po¬ przez logiczna sume 6 kasowania liczników, z wejs¬ ciem kasowania R pomocniczego licznika 7. W przedziale pomiedzy dwoma kolejnymi impulsami, wpisywanymi do licznika wyniku 3, pomocniczy licznik 7 zlicza dwukrotnie przechodzace impulsy.,, W tym czasie uklad porównania 8 wysyla dwa impulsy porównania, w polowie oraz na koncu tego przedzialu. Pierwszy impuls przechodzi przez sterujaca bramke 12 oraz logiczna sume 4 steru¬ jacego przerzutnika 5, ustawiajac ten przerzutnik 5 w stan „1", otwierajacy bramke kasowania 9, na¬ tomiast drugi impuls porównania przechodzi przez bramke kasowania 9, logiczna sume kasowania 11 wejsciowego przerzutnika V zeruje ten przerzut¬ nik 1, który otwiera wejsciowa bramke 2, na przej¬ scie kolejnego impulsu, zapisywanego w liczniku wyniku 3. W momencie podania na wejscie WE ukladu ostatniego impulsu liczby pierwiastowanej uklad konczy prace, a zawartosc licznika wyniku 3 oraz stan sterujacego przerzutnika 5, bedacy ostat- 5* nia cyfra znaczaca 10 licznika wyniku 3, równa sie pierwiastkowi kwadratowemu z liczby podanej na wejscie WE ukladu z tym, ze ostatnia znacza¬ ca cyfra 10 wyniku pierwiastkowania jest zerem lulb piatka. 5 PLPriority Application announced: May 30, 1973 Patent description was published: September 30, 1975 74 977 KI. 42m *, 7/48 MKPG06f 7/48 Inventor: Jan Ligaszewski Authorized by the provisional patent: Research and Development Center for Measurements and Electronic Automation, Wroclaw (Poland) Digital square root system The subject of the invention is the digital square root system, which application in electronic measuring apparatus and automation and control systems, as a block of algebraic operation. The digital square root system is known, consisting of a JK type flip-flop, a square root counter, built from a binary coded decimal counter, ninth complement and one's complement system, and an auxiliary counter consisting of a decade counter and a four-stage binary counter and logic functors of the NAND type. At the input of the circuit there is a gate composed of two NAND-type fusicors, one input of which is connected to a JK type transducer, and the other input is the input of the whole square root system. The output of the gate is connected to one of the inputs of the square root result counter, the outputs of which are connected by the 9's complement circuit with the programming inputs of the decade counter and through the one's complement circuit with the programming inputs of the four-stage binary counter, the output of which is connected by a logic circuit of the decade type NAND with inputs that allow programming of a decade counter and a four-stage binary counter and the decades of the square root count. The JK-type flip-flop and the decade of the square-root counter 10 15 20 30 and the decade of the auxiliary counter are connected to the clock input for the clock signal. The operation of this known circuit is as follows. After the first input pulse, the square root counter writes the digit 1. Then the count the auxiliary counter receives three input pulses and then the square root counter writes the digit 2, and then when the auxiliary counter receives five further input impulses, the square root counter writes the digit 3, etc. The discussed circuit is a synchronous circuit. The input pulses are written to the square root result counter if the JK type flip-flop has the "1" status on the output. The auxiliary counter is programmed by the complement of the number written in the square root counter. Filling the auxiliary counter causes the state "1" to appear on its output. . The next input impulse changes the state at the output of the JK type flip-flop and depending on this state, the next digit will be entered or not in the square root result numerator. The appearance of the state "1" at the auxiliary counter output causes giving permission for its reprogramming. This known system has the disadvantage that for its construction it requires the use of special programmable counters or, when using simple counters, introducing complex programming Another disadvantage of this system is that it is adapted to perform the square root function only in the binary coded decimal notation. A further disadvantage is the need to work with tactile signal generating devices. The purpose of the invention is to remedy the above-mentioned disadvantages. that requires a solution is the development of a construction of an asynchronous digital square root system, adapted to record the results in any y /% Hn / ht 7flclAcftnranmm of simple meters im- AuhfW Jc5Szn ¥ ciaJ4ofgo is also simpler than the known system. [This task is from In the invention, due to the construction of the square root digital system, two simple pulse counters were used, one as a result counter and the other as an auxiliary, comparison system performing the identity function, two static triggers There are three gates implementing a logical product and three functors implementing a logical sum, and they were intentionally connected with each other and the circuit was adapted to be erased with an external signal. The input of the circuit is connected with the inverted input of the input clock of the flip-flop, the inverted output of which is connected with two of its inputs and with the input of the input gate, the output of which is connected with the input of the result counter and the input of the logic sum of the control trigger and the logic input totals for resetting counters. The same input of the circuit is simultaneously connected to the second input of the input gate and the input of the auxiliary counter. The outputs of both counters, the result counter and the auxiliary counter, are linked to the comparator inputs. The input of the control flip-flop is linked to the output of the input flip-flop, and the output of this control flip-flop is linked to its second input, the reset gate input and the last significant digit of the readout counter, and the output of the reset gate is linked to the input logical sum of the reset input of the flip-flop, the output of which is connected to the reset input of the flip-flop. The negated output of the control flip-flop is connected to the input of a control gate, connected with its output to the input of the control sum of the control flip-flop, the output of which is connected to the inverted input of the control clock of the flip-flop. The output of the comparing circuit is connected to one of the logic sum counter reset inputs, to the second control gate input and to the other cross gate input. The input of resetting the circuit is connected with the input of the logic sum of resetting the input of the flip-flop, the input of the control resetting1 of the flip-flop and the input of the logical sum of resetting the counters, the output of which is connected with the input of resetting the auxiliary counter, where this input of resetting is simultaneously the The system according to the invention is characterized by a number of advantages, above all the fact that its construction does not require the use of programmable counters or complicated programming circuits, and it can use simple logic functors and simple pulse counters in that the time performing the square root operation is significantly shortened compared to the known system and the fact that the meters used can work in any notation, decimal, binary, decimal, binary coding, etc. The system is used in electronic measuring devices for the construction of digital measuring devices , transducers in automation and control, the input of which are square values, e.g. as a flow meter or transducer, power meter, etc., and for other special applications. The square root system according to the invention is explained in more detail in example 20 It is shown in the attached drawing, which shows the block diagram of the circuit. The input of the WfE circuit, on which the number subject to the square root is given, in the form of a series of pulses appearing at any 25 time intervals, is connected with the inverted input of the T clock input of the trigger 1, which is The inverted output Q is connected with its two inputs J and K and with the input of the input gate 2, which performs the logical product function. The output of this gate 2 is connected to the input of the counter of the result 3, in which the square root is recorded, and further to the input of the logic sum 4 of the control flip-flop 5 and the input of the logical sum 6 of resetting 35 counters. The input of the WE circuit is also connected to the second input of the input gate 2 and the input of the auxiliary counter 7. The outputs of both counters, the result counter 3 and the auxiliary counter 7, are connected to the inputs of the comparator 8, which performs the identity function. Q of the input flip-flop 1 is connected to the input J of the control flip-flop 5, whose output Q is connected to its second input K, to the input 'of the deletion gate 9, 45 performing the logical product function and with the input of the last significant digit 10 of the result counter 3, rounded with the state of the flip-flop 5 to digits 0 or 5. The output of the reset gate 9 is connected to the 50 logical sum input 11 of the input reset of the trigger 1, the output of which is connected to the input R of the input reset of the trigger 1, while the output Q of the control flip-flop 5 is inverted. is connected to the input of the control gate 12, performing the logic product function, connected with its output to the inputs With the logical sum 4 of the control flip-flop 5, the output of which is connected to the inverted clock input T of this control flip-flop 5. The output of the comparison circuit 8 is connected to one of the inputs of the logical sum 6 of resetting the counters, to the second input of the control gate 12 and the second input of the reset gate 9. The input KAS for the reset of the circuit, to which the reset pulse 65 is applied, is connected to the logic input su-74 977 5 6 my 11 reset input of the trigger 1, the reset input R of the control flip-flop 5 and the logic input the sum 6 of resetting counters, the output of which is connected to the reset input R of the auxiliary counter 7. The reset input KAS is also connected to the reset input R of the result counter 3. According to the invention, the operation of the circuit is as follows. The number subjected to the square is fed to the input WiE of the system in the form of a series of pulses, appearing at any time intervals, whereby the sum of all pulses of the series is equal to that number multiplied by the factor 102k, where k = 0, 1, 2, 3 .. .. The result of the square root is recorded in the numerator of the result 3, counting those pulses of the sequence, the number of which is equal to one plus twice the product of its contents, according to a known algorithm. After the circuit has been reset, the input gate 2 is ready to pass the first pulse. The back of this pulse and the back of the next pulses passing through this gate 2 each time set flip-flops 1 and 5 to the "0" state, causing gates 2 and 9 to close. Auxiliary counter 7 counts the pulses between successive pulses passing through input gate 2.As soon as the content of the auxiliary counter 7 is equal to the content of the result counter 3, an impulse appears on the output of the comparison system 8, caused by the connection of this output, through the logical sum 6 of resetting the counters, with the erasing input R of the auxiliary counter 7. In the interval between two consecutive pulses, entered into the result counter 3, the auxiliary counter 7 counts the pulses passing twice. "During this time, the comparison circuit 8 sends two comparison pulses, halfway and at the end of this interval. by the controlling gate 12 and the logical sum 4 of the controlling trigger 5, setting this trigger 5 to the state "1", opening the gate is erased 9, while the second comparison pulse passes through the reset gate 9, the logical reset sum 11 of the input flip-flop V resets the flip-flop 1, which opens the input gate 2, on the passage of the next pulse, stored in the counter of the result 3. At the moment of supplying the last pulse of the root number to the input WE of the system, the system ends its work, and the content of the counter of the result 3 and the state of the control flip-flop 5, being the last 5 * digit significant 10 of the result counter 3, is equal to the square root of the number given to the input EC of the system with this that the last significant digit 10 of the square root result is zero or five. 5 PL