(54) УСТРОЙСТВО УМНОЖЕНИЯ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ На чертеже дана структур1га электрическа схема предлагаемого устройства. Устройство содержит генератор 1 опорной частоты, два делител частоты 2 и 3, каждый из которых содержит вычитающий счетчик 4, регистр пам ти 5 и элементы 6 переноса кода по числу разр дов счетчика суммирующий счетчик 7 импульсов и вентйли 8 перенсюа кода, В устройство дополнительно введены третий делитель частоты 9, состо щий из вычитающего счетчика 10, реверсивного;регистра 11 и элементов 12 переноса кода, дешифратор блок 14 управлени на логических элементах. Блок управлени 14 содержит четыре триггера 15-18 с раздельными входами, четыре элемента И 19-22,четуре элемен та задержки 23-26 и элемент ИЛИ 27. Работает устройство следующим образом Выходные импульсы генератора 1 с высокой частотой JQ поступают на вход делит л --МСТОТЫ 9, в реверсивный регистр 11 которого введен код коэффициента делени , равного Мц 1, если производитс ум гожение максималыю возможной или неизвестно частоты. Если значение входной частоты известно, то в реверсивный регистр 11 вво дитс коэффициент делени М, соответст- вуюший поддиапазону, в котором находитс значение входной частоты. Обратный код М реверсивного регистра 11 каждым импульсо с выхода вычитающего счетчика Ю перепи сываетс в него через элементы переноса 12 После списани из вычитающего счетчика 1О записанного в него числа на его выходе по вл етс импульс, повтор ющий процесс делени . С выхода делител : часто ты 9 на входы делителей частоты 2 и 3 поступают импульсы с частотой F,(1) где М MO ДМ - коэффициент делени делител частоты 9, В делителе частоты 2 эта частота делитс на коэффициант умнож ни устройства К. На вход суммирующего счетчика 7 поступают импульсы с частотой i-T-b 2) На сбросовый вход суммирующего счетчика 7 ностулают импульсы входной частоты f задержанные в элементах задермски 23 и 24. В. результате этого в регистре пам т 5 формируетс код, пропорциональный пери ду Tg входной частоты NT TK-fi(5) Этот код по сигнйлу управлени с выхода элемента задержки 23 переписываетс чер вентили перелоса 8 в регистр пам ти 5 де пител частоты 3, предварительно очище ш го импульсом входной Частоты. Обратный код N/I.JJ из регистра пам ти 5 камщым импульсом с выхода вычитаюнюго счетчика 4 переписываетс через элементы переноса 6 в вычитающий счетчик 4, предварительно установленный в состо ние 2 (где П - число разр дов двоичного счетчика ). После списани числа из вычитающего счетчика 4 на его выходе по вл етс импульс. На выходе делител частоты 3 образуютс импульсы выходной частоты устройства f bu - -fx1) к кодовым выходам суммирующего счетчика 7 иодключен дещифратор 13 на два положенй . Первое дешифрируемое значение кода в суммирующем счетчике 7 ( N мин ) выбираетс в зависимости от. требуемой точности Д Дискретности) дл минимального зйаченн периода входной частоты ТииН -FI ,С5), , где F - коэффициент пропорциональности, численно равный значению частоты на входе суммирующего счетчика 7, при которой дл минимального периода входной частоты в нем образуетс код, отвечающий требовани м заданной точности. Второе дешиф1- i рируемое гжачение кoдaN макс выбираетс вдвое большим, т. е, равным Ммлкс 2Т «н.(6) Объем счетчиков 4,7 и регистра пам ти 5 выбираетс с небольщим запасом по сравнению с N макс, например на один дополнительный разр д, с целью учета динамики изменени периода входной частоты. Если умножение начинаетс с близкой к максимальной входной частоте, токоэффициент делени делител частоты 9 устанавливаетс равным Мц 1, При этом в суммирующем счетчике 7 образуетс код, наход щийс в диапазоне N макс N т N мин. т, е. умножение производитс с точностью, равной или превыщающей заданную. При уменьшении входной частоты f код в суммирую щем счетчике 7 увеличиваетс и при увеличении периода входной частоты вдвое-по сравнению с минимальным периодом он достигает величины МмАкс-При этом на соответствующем выходе дещифратора 13 по вл етс сигнал, по которому блок управлени 14 вырабатывает два сигнала (сначала сигнал направлений сдвига, а затем сигнал сдвига), поступающие на входы реверсивного регистра 11 в делителе частоты 9, Сигнал сдвига сдвигает влево единицу, предварительно записанную в реверсивном регистре 11, и коэффициент делени делител частоты 9 увеличиваетс вдвое и становитс равным . В результате этого шторна частоты уменьшаетс вдвое ,и на вход суммио э ,11 на рующего счетчика 7 начинают поступать ик пульсы с частотой . вдвое меньшей, чем ь предыдущем такте. Соответственно уменьшаетс и код.,формируемый в сумми (Рующем счетч ке 7. При дальнейшем умен |шении входной частоты, когда период увел чиБ8.етс в 4 раза по сравнению с минимал |ным и в 2 раза по сравненшо с тем, что бып в момент предыдущего переключени , ,код в суммирующем счетчике 7 вновь стайовитс равным . и сагнал с дешЦ ратора 13 через блок 14 производит I новый сдВйГ едипщы в реверсивном ре:гнстре 11, ь результате чего коэффициент делени делгггелк частоты 9 увеличиваетс еще вдвое и становитс равным , Частота на входе суммирующего счетчика 17 уменьшаетса вдвое относительно пред- шествующей. Аналогично работает устроЙЕство и дальше, каждый раз увеличива ;КОэф Й)ИЦиент делени делител частот-ы 8 вдэое при гфевышении кодом М., Iзаданного .аода jW fticc i При yeoiiiiqeHffli входной частоты код НчiB суммгфухощем счетчике 7 начинает умень , шатьс , и при соответствую , 1ем выходе дешифратор.з 13 по вл етс Iсигнал, по которому в блоке управлени 114 вырабатывает-с сигнал изменени непра {ленй сдвига и импульс сдвига регистра 11 :умекыиающий вдвое код коэффициента делени делител частоты 9. Соответственно на Входе сум шрующего счетчика 7 вдвое уве нчйваетс частота f 1,и код в нем снси ва находитс в пределах|Мудк5. обес|печивай требуемую то оюсть, С учетам динамики необходимо выбирать нескога ко большик; по сравнению с кодом, выбран- из соображений требуемой точности в с-л-атике, При дальнейшем увеличении входной частоты каждый раз,, когда значение кода-в j суммирующем счетчике 7 становитс fira., с дешифратора 13 через |блок управлени 14 производитс увеличе- |ние )4JHUHeHTa делени делител частоты 9 вдвое. Благодар тому, что опорна частота д вл етс промежут-ощюй в устрой;CTBei ее изменение в процессе работы не .влинеч иа })езультат умноже} и . Сдан из вариантов блока управлени 14 работает следующим образом. ЕСЛИ код в суммирующем счетчике измен емс в пределах Мкл1сс Мт Миин то каждым входным импульсом I триггеры 15 и 16 устанавливаютс в нулевое состо ние. При этом открываетс элемент И 19, но так как до прихода следующего импулг са входной частоты по вл етс сигнал NMHH с ден1ифр 1тора 13, то триггер 15 переходит ,в еддашчное состо ние и с управлжощего :BTior-j племей-а И 19 снимаетс разрешаю ший погглшиал. В результате этого через элементы И 19 и 20 не проход т сигналы, JH блок управлени 14 не вырабатывает сигнала сдвига. Если же после установки триггеров 15 и 16 входным импульсом |- в нулевое состо ние на единичном входе триггера 10 по вл етс сигнал м кс. с выхода дешифратора 13, что соответствует увеличению вдвое текущего периода ло сравнению с бывшим до переключени , то триггер 16 подготавливает своим единичным выходом элемент И 20, через который следующий входной импульс f проходит на нулевой вход триггера 18. Потенциал с нулевого выхода триггера 18 поступает на реверсиЕУный регистр 11, определ направление его сдвига влево, т. е, в сторону увеличени коэффициента делени делител частоть 9, (Нулевой выход триггера 18 подготавливает элемент И 22, через который проходит входной импульс f , задержанный в элементах задержки 23 и 24, на вход элемента ИЛИ 27, а с его выхода на сдвиговый вход реверсивного регистра 11. Выходной сигнал элемента И 22 через элемент задержки 26 возвращает триггер 18 в еди ничнов состо л1ие, снимающее с его выхода открывающий сигнал на элемент И 22. Если же после установки триггеров 15 и 16 входным импульсом fj в нулевое состо$шие на единичном входе триггера 15 не по в1 тс сигнала , что соответствует уменьшеншо вдвое текущего периода по сравненшо с предшествующим, то элемент И 19 остаетс подготовленным к срабатыванию , и очередной импульс входной частоты проходит через элемент И 19 на единичный вход триггера 17, который своим едшжч ным выходом подготавливает элемент И ,21 Импульс входной частоты, задержанный в элементах задержки 23 и 24, проходит через элемент И 21 на вход элемента ИЛИ 27, а с его выхода - на сдвиговый вход реверсивного регистра 11. С выхода |триггера 17 на знаковый вход реверсивно;ГО регистра 11 поступает сигнал, опрсдел 1и|щий сдвиг в реверсивном регистре 11 кода Iвправо, уменьшающий коэффициент делени ;делител частоты 9 вдвое. Выходдюй сигнал |элеме та И 21 через элемент : эадержки 25 возвращает триггер 17 в единичное счс{то ние , снимающее с iero выхода открыпою:ший сигнал на элемент И 21. Такое построение устройства |1о:шол ;т значительно расширить вниз диапазон ипм.-ени умножаемой частоты с сохраненном требуемой точности преобразовани пориодн |на всем диапазоне при оптимал шом OOI.O.M оборудовани .(54) DEVICE OF THE MULTIPLICATION OF THE FREQUENCY OF FOLLOWING THE PULSES The drawing shows the structure of the electrical circuit of the proposed device. The device contains a reference frequency generator 1, two frequency dividers 2 and 3, each of which contains a subtractive counter 4, memory register 5 and code transfer elements 6 by the number of counter bits, a totaling counter 7 pulses and a ventilation 8 per code, the device is additionally entered the third frequency divider 9, consisting of the subtractive counter 10, the reversing register 11 and the code transfer elements 12, the decoder control unit 14 on the logic elements. The control unit 14 contains four triggers 15-18 with separate inputs, four elements AND 19-22, four delay elements 23-26 and element OR 27. The device works as follows. The output pulses of the generator 1 with high frequency JQ are input to the divide l - -THE VOLUME 9, in the reversing register 11 of which the code of the division factor equal to Mc 1 is entered, if a reduction is made to the maximum possible or unknown frequency. If the value of the input frequency is known, then in the reverse register 11 the division factor M is entered, the corresponding subband in which the value of the input frequency is located. The reverse code M of the reversing register 11 each pulse from the output of the detracting counter Yu is written into it through the elements of the transfer 12. After the number from the deduction counter 1O is written down into it, a pulse appears at its output, repeating the division process. From the divider output: frequency 9, the inputs of frequency dividers 2 and 3 receive pulses of frequency F, (1) where M MO DM is the division factor of frequency divider 9, In frequency divider 2, this frequency is divided by the multiplier factor of device K. summing counter 7 receives pulses with a frequency iTb 2) At the fault input of summing counter 7, input frequency pulses f delayed in elements of the zerma 23 and 24 are received. As a result, a code proportional to the period Tg of the input frequency NT TK- is generated in memory register 5 fi (5) This code is by control signal from the output of the delay element 23, the transom 8 gate valves are rewritten to memory register 5, frequency 3, which has been previously cleaned by the pulse of the input frequency. The reverse code N / I.JJ from memory register 5 is extracted by subtracting the output of counter 4 with a pulse from the output via transfer elements 6 into subtracting counter 4 preset to state 2 (where P is the number of bits of the binary counter). After writing the number out of subtracting counter 4, a pulse appears at its output. The output of frequency divider 3 produces pulses of the output frequency of the device f bu (-fx1) to the code outputs of summing counter 7 and decimator 13 is switched to two positions. The first code to be decoded in the summation counter 7 (N min) is selected depending on. required accuracy D of Discreteness) for the minimum period of the input frequency period TiiN -FI, C5), where F is a proportionality factor numerically equal to the value of the frequency at the input of summing counter 7, at which for the minimum period of the input frequency it forms a code that meets the requirements given accuracy. The second deciphering iodine codex max is twice as large, i.e., equal to Mmlks 2T n. (6) The volume of counters 4.7 and memory register 5 is chosen with a small margin compared to N max, for example, for one additional d, in order to take into account the dynamics of changes in the period of the input frequency. If the multiplication starts at close to the maximum input frequency, the division factor of frequency divider 9 is equal to Mc 1, and in the summing counter 7 a code is formed that is in the range of N max N t N min. t, e., multiplication is performed with an accuracy equal to or greater than a given one. When the input frequency f decreases, the code in the summing counter 7 increases and when the input frequency period increases by half, compared to the minimum period, it reaches the value MmAx. At the corresponding output of decider 13, the signal appears on which the control unit 14 generates two signals (first the shift direction signal, and then the shift signal), arriving at the inputs of the reversing register 11 in the frequency divider 9, the shift signal shifts the unit previously recorded in the reversing register 11 to the left, and the coefficient The division frequency divider 9 is doubled and becomes equal. As a result, the curtain frequency is halved, and infrared pulses with a frequency begin to flow to the input of the sum, e, 11 on the spin meter 7. twice less than the previous measure. The code. Formed in sums also decreases accordingly (with counting 7. With a further decrease in the input frequency, when the period is increased by a factor of B8, it is 4 times less than the minimum and 2 times less than the moment of the previous switch,, the code in the summing counter 7 is again set equal and the signal from the clock 13 through block 14 produces the new I-SIP in reverse, so that the division rate of the 9 frequency delglc is doubled and becomes equal, The frequency of the input of the summing up counter 17 The arrangement works further, increasing each time; COF (TH) The division factor of the frequency divider 8 is at the same time as the M code, I specified. Aaod jW fticc i At the input frequency yeoiiiiqeHffli, the code B & B is equal to the equal count. decreasing, and with the corresponding, 1st output of the decoder. From 13, a signal appears, which in the control unit 114 generates a signal for changing the non-correct shift and shift pulse of the register 11: twice the division code of the division factor of frequency splitter 9. Corresponding Inlet-retarded sum shruyuschego counter 7 twice Uwe nchyvaets frequency f 1, and code therein snsi va ranges | Mudk5. provide the required oyust, taking into account the dynamics, it is necessary to choose a certain size; in comparison with the code chosen for reasons of required accuracy in c-l-atic. With a further increase in the input frequency each time, when the code-in value j of the summing counter 7 becomes fira., from the decoder 13 through | the control unit 14 is increased - | tion) 4JHUHeHTa dividing the frequency divider 9 by half. Due to the fact that the reference frequency d is intermittently in the device; CTBei, its change in the process of operation is not a WL (link)}) result or more}. Passed from the variants of the control unit 14 operates as follows. IF the code in the summing counter changes within a range of 1 ms Mt Myin, each input pulse I triggers 15 and 16 are set to the zero state. At that, the element E19 opens, but since before the arrival of the next impulse of the input frequency, the NMHH signal appears from the 13th terminal 13, then the trigger 15 goes to the fatigue state and from the control: BTior-j tribes-a and 19 is removed to allow shagy google As a result, signals And elements 19 and 20 do not pass through, JH control unit 14 does not produce a shift signal. If, after the triggers 15 and 16 are installed, the input pulse | - to the zero state at the single input of the trigger 10 appears the signal ms. from the output of the decoder 13, which corresponds to a twofold increase in the current period compared to the former before the switch, the trigger 16 prepares element I 20 for its single output, through which the next input pulse f passes to the zero input of trigger 18. The potential from the zero output of trigger 18 goes to reversing register 11, determines the direction of its shift to the left, i.e., towards the increase in the division ratio of the divider frequency 9, (the zero output of the trigger 18 prepares the element 22, through which the input pulse f passes, in the delay elements 23 and 24, to the input of the OR element 27, and from its output to the shift input of the reversing register 11. The output signal of the AND element 22 through the delay element 26 returns the trigger 18 into a single state, removing the opening signal from its output element I 22. If, after the triggers 15 and 16 are installed, the input pulse fj to zero means that the single input of the trigger 15 does not match the signal of the signal, which corresponds to halving the current period compared to the previous period, then element 19 remains prepared to operate , and the next impulse of the input frequency passes through the element AND 19 to the single input of the trigger 17, which prepares the element AND, 21 with its single output output. The input frequency pulse delayed in the delay elements 23 and 24 passes through the element AND 21 to the input of the element OR 27, and from its output - to the shift input of the reverse register 11. From the output | of the trigger 17, the sign input is reversible; the GO register 11 receives a signal, the slot 1 and the | one shift in the reverse register 11 of the I code to the right, reducing the division ratio; the frequency divider 9 is doubled. Output signal | element 21 through the element: delay 25 returns trigger 17 to a single number {this removing the open signal from element iero: element 21. This structure of the device | 1o: sc; t significantly expand down the range of ipm. -new a frequency to be multiplied with the required accuracy of conversion of the pp to the entire range with the optimum OOI.OM equipment.