Claims (2)
вход его через первый инвертор - с выходом второго логического.элемента ИЛИ, первый вход второго триггера соединен с источником сигнала Сбсос, а его второй вход через второй инвертор - с выходом третьего логического элемента ИЛИ, причём первые входы второго и третьего логических элементов ИЛИ объединены и соединены с ключом сброса, втооой вхац второго логического элемента ИЛИ соединен с источ ником сигнала Стоп, а второй вход третьего логического элемента ИЛИ соединен с выходом компаратора, вход управлени которого св зан с выходом второго триггера, введены счетчик циклов изменени частоты, счетчики циклов первого и второго интервалов и блок переполнени , причем первые зходы счетчиков первого и второго инtepвaлoв соединены с выходами логичес ких элементов И, а их вторые входы объединены и подключены ко входу второго инвертора и выходу счетчика цикюв изменени частоты, а выходы счетчиков первого и второго циклов измерени поразр дно подключены ко входам компаратора, при этом выходы счетчика циклов изменени частоты поразр д но соединены со входами дешифратора, а вход счетчика циклов изменени частоты соединен непосредственно и через блок переполнени с соответствующими выходами счетчика первого интервала. На чертеже приведена структурна электрическа схема устройства. Устройство содержит генератор тактовых импульсов 1, делитель 2 частоты , счетчик 3 циклов изменени частоты , дешифратор 4, логические элементы ИЛИ 5-7, счетчик 8 первого интервала , триггер 9 пуска, блок переполнени 10, инвертор 11, компаратор 12, триггер 13, логические элементы И 1415 , счетчик 16 второго интервала, инвертор 17 и ключ 18 сброса. На входы 19 и 20 поданы сигналы Пуск и Стоп. Выходной сигнал снимаетс с выхода 21. Источники сигналов и питани на схеме не показаны. Принцип работы устройства заключаетс в следующем. В исходном состо нии ключ 18 замыкает входы элементов ИЛИ Ь и 7. На выходах этих элементов устанавливаетс единичный сигнал. Инвертор 11 измен ет пол рность сигнала, поступающего с выхода элемен та ИЛИ 6, на нулевую и этот сигнал поступает на нулевой вход триггера 9, устанавлива его в нулевое состо ниена его выходе - Нулевой сигнал, который закрывает элемент 14. Так какна выходе элемента 7 единичный сигнал, то на выходе инвертора 17 - нулевой сигнал, который, поступа на нулевой вход триггера 13, устанавливает этот триггер в нулевое состо ние - на выхо де этого триггера - нулевой сигнал, з.апрещающий работу элемента 15 и. компаратора 12. Нулевой сигнал на нулевых входах счетчиков 3, 8 и 16 устанавливает эти счетчики в нулевое состо ние . Работа компаратора запоеш -и.а и на выходе 21 независимо от состо ни счетчиков 8 и 16 - единичный сигнал . На входах 19 и 20 единичный сигнал , соответствующий отсутствию этих сигналов. После размыкани ключа 18 устройст-во подготовлено к работе. При поступлении на вход 19 нулевого сигнала триггер 9 переключаетс в единичное состо ние - на выходе этого триггера единичный сигнал, разрешающий работу элемента 14. В этот момент счетчик 3.стоит в нулевом состо нии и через соответствующий этому состо нию элемент И (не показан), вход щий в дешифратор 4 счетчика циклов 3, проход т тактовые импульсы генератора 1, поделенные делителем 2 частоты. Посла того как счетчик 3 достигает до единицы , второй элемент И (не показан), вход щий в дешифратор 4, расшифрует это состо ние счетчика 3 и на вход элемента 5 поступ т импульсы, имеющий раз более низкую, чем частоту в частота генератора 1. Двум импульсам, поступившим на счетчик 3, соответствует на выходе дешифратора 4 частота еще в раз более низка и так далее. Через элемент 14 тактовых импульсов , прошедшие через элемент ИЛИ 5, поступают на счетный вход счетчика8. Когда счетчик 8 заполн етс полностью, импульс переполнени счетчика 8 поступает на блок 10. В момент переполнени счетчика 8 блок переполнени 10 выдает на выходе импульс, который поступает на вход установки счетчика 8. Этот импульс записывает в счетчик число в к раз меньшее, чем число, соответствующее переполнению счетчика 8. Перед моментом переполнени во всех разр дах счетчика 8 записано еди ничное состо ние. Очередной тактовый ИМПУЛЬС переключает все разр ды счет чика в нулевое состо ние. Поэтому дл записи нового числа в счетчик 8 не требуетс обнулени тех разр дов, в которые не производитс запись единичного состо ни . Одновременно импульс поступает на счётный вход. После этого дешифратор 4 разрешает прохождение импульсов с делител 2, имеющих частораз более низкую, чем частота тактового -генератора 1. Эти импульсы через элементы 5 и 14 поступают на счетный вход счетчика 8, в котором уже записано число в К раз меньше. Временно, диапазон расшир етс счет того, что в,момент, когда в V раз уменьшаетс частота и число насчитанных импульсов, счетчик 8 переполнен и его возможности по отсчету импульсов использованы полностью, но после того, как в него записано число в К раз меньшее, счетчик 8 вновь можно использовать дл дальнешивгг о отсчетачисла импульсов. В.то же врем информаци об отсчитанном временном интервале, котора равна произведению периода импульсов на их число, сохран етс , так как после уменьшени числа насчитанных импульсо « К . раз, увеличиваетс в К раз период их следовани . После переполнени счетчика 8 еп;е раз уменьшаетс в К раз частота, импульсов, поступающих в счетчик 8, а число, записанное в счетчике.8, раз. Нулевой сигуменьшаетс S нал на входе 20 устанавливает на выхо де элемента 6 единичный сигнал, а на входе триггера 9 - нулевой сигнал, который возвращает триггер 9 в исходное состо ние. Нулевой сигнал на выходе этого триггера запрещает дальней ший отсчёт импульсйв. Кроме этого, ну левой сигнал на входе 20 устанавливает триггер 13 в единичное состо ние на выходе его единичный сигнал, который разрешает работу компаратора 12 и элемента 15, через который импульсы Поступают на счетный вход счетчика 16 . Начина со следующего момента, счет импульсов производит счетчик 16, а компаратор 12 - подразр дное сравнение информации счетчика 8 и счетчика 16. В момент, когда число импульсов , отсчитанных счетчиком 16, станет равным числу, записанному в счетчике 8, на выходе компаратора 12. по вл ет с нулевой сигнал, который вл етс выходным импульсом устройства. Нулевой сигнал с выхода компаратора 12 поступает на элемент ИЛИ 7, на выходе которого сигнал становитс единичным, а на выходе инвертора 17 - нулевой сигнал, который возвращает триггер 13 в исходное состо ние и обнул ет счетчик 8, счетчик 16 и счетчик 3. После этого устройство находитс в исходном состо нии. Формула изобретени Устройство экстрапол ции временного интервала, содержащее генератог тактовых импульсов, выход которого через делитель частоты подключен ко входам дешифратора, выходы которого через первый логический элемент ИЛИ соединены с первыми, входами логических элементов и, вторые входы которых соединены с выходами триггеров, первый вход первого триггера соединен с источником сигнала Пуск а второй вход его через первый инвертор с выходом второго логического элемента ИЛИ, первый вход второго триггера соединен с источником сигнала Сброс а его второй вход через второй инвертор - с выходом третьего логического элемента ИЛИ, причем первые входы второго и третьего логических элементов ИЛИ объединены и соединены с ключом сброса, второй вход второго логического элемента ИЛИ соединен с источниа второй вход ком сигнала третьего логического элемента ИЛИ соединен с выходом компаратора, вход управлени которого св зан с выходом второго триггера, отличающеес тем, что, с целью расширени временного диапазона, в него введены счетчик циклов изменени частоты, счетчики первого и второго интервалов и блок переполнени , причем первые входы счетчиков первого и второго интервалов соединены с выходами логических элементов И, а вторые счетчики первого и второго интервалов объединены и подключены ко входу-второго инвертора к выходу счетчика циклов изменени частоты, а выхоДы счетчиков перйого и второго интервалов поразр дно подключены ко входам компаратора, при этом выходы счетчика циклов изменени частоты поразр дно соединены со входами дешифратора, а вход счетчика циклов изменени частоты соединен непосредственно н через блок пв реполнени с соответствующими выходАми счетчика первого интервала.. Источники информации, прин тые во внимание при экспертизе: 1.Патент США. 3878370, кл. 331-11, 24.08.1974. its input through the first inverter is with the output of the second logical OR element, the first input of the second trigger is connected to the signal source Sbsos, and its second input through the second inverter is connected to the output of the third logical element OR, the first inputs of the second and third logical elements OR are combined and connected to the reset key, the second switch of the second logical element OR is connected to the source of the Stop signal, and the second input of the third logical element OR is connected to the output of the comparator, the control input of which is connected to the output of the watt the first trigger, frequency counters of the first and second intervals, and an overflow unit are entered, the first inputs of the first and second interval counters are connected to the outputs of the AND logic elements, and their second inputs are combined and connected to the input of the second inverter and the output of the cycle counter frequency changes, and the outputs of the counters of the first and second measurement cycles are bit-wise connected to the inputs of the comparator, while the outputs of the counter of the cycles of change of the frequency are bitwise connected to the inputs of the decoder, and d frequency change cycles of the counter is connected directly and through a block with corresponding overflow counter outputs the first interval. The drawing shows a structural electrical circuit of the device. The device contains a clock pulse generator 1, a frequency divider 2, a frequency cycle counter 3, a decoder 4, logic elements OR 5-7, a counter 8 of the first interval, start trigger 9, overflow unit 10, inverter 11, comparator 12, trigger 13, logic elements And 1415, the counter 16 of the second interval, the inverter 17 and the key 18 reset. Start and Stop signals are applied to inputs 19 and 20. The output signal is removed from output 21. Signal and power sources are not shown in the diagram. The principle of operation of the device is as follows. In the initial state, the key 18 closes the inputs of the elements OR b and 7. At the outputs of these elements, a single signal is established. Inverter 11 changes the polarity of the signal coming from the output of the element OR 6 to zero and this signal goes to the zero input of the trigger 9, setting it to the zero state on its output — the zero signal that closes the element 14. Since the output of the element 7 a single signal, then the output of the inverter 17 is a zero signal, which, arriving at the zero input of the trigger 13, sets this trigger to the zero state — at the output of this trigger, the zero signal, which prohibits the operation of element 15 and. comparator 12. A zero signal at the zero inputs of counters 3, 8, and 16 sets these counters to the zero state. The operation of the comparator will be slowed down by the output signal, and at the output 21, regardless of the state of the counters 8 and 16, a single signal. At inputs 19 and 20 there is a single signal corresponding to the absence of these signals. After opening the key 18, the device is ready for operation. When a zero signal arrives at the input 19, the trigger 9 switches to a single state — at the output of this trigger, a single signal allowing the operation of element 14. At this moment, counter 3. is in the zero state and through the corresponding AND state (not shown) included in the decoder 4 of the cycle counter 3, the clock pulses of the generator 1, divided by the divider 2 frequency pass. After the counter 3 reaches one, the second AND element (not shown) entering the decoder 4 will decipher this state of the counter 3 and the input of the element 5 receives pulses having a time lower than the frequency of the generator 1 frequency. The two pulses received at counter 3 correspond at the output of the decoder 4, the frequency is a times lower, and so on. Through the element 14 clock pulses passed through the element OR 5, are fed to the counting input of the counter8. When the counter 8 is completely filled, the overflow pulse of the counter 8 goes to the block 10. At the moment of the overflow of the counter 8, the overflow block 10 generates a pulse at the output, which is fed to the input of the counter 8 installation. This pulse writes the number to the counter by a factor of less than corresponding to the overflow of the counter 8. Before the moment of overflow, in all bits of the counter 8, a single state is recorded. The next clock impulse switches all bits of the counter to the zero state. Therefore, to write the new number to the counter 8, it is not necessary to reset the bits to which no single state is written. Simultaneously, the pulse arrives at the counting input. After that, the decoder 4 permits the passage of pulses from divider 2, which is often lower than the frequency of the clock generator 1. These pulses through elements 5 and 14 are sent to the counting input of counter 8, in which the number is already written K times smaller. Temporarily, the range expands due to the fact that, at the moment when the frequency and the number of counted pulses are reduced by V times, the counter 8 is overflowed and its capabilities by counting the pulses are fully used, but after it has written a number K times smaller counter 8 can again be used for long count pulses. At the same time, information about the counted time interval, which is equal to the product of the period of the pulses and their number, is preserved, since after reducing the number of counted pulses "K. times, increases by K times the time they follow. After the counter overflows, 8 en; e times the frequency decreases K times, the pulses entering the counter 8, and the number recorded in the counter 8 times. A null signal S on input 20 sets a single signal at the output of element 6, and a zero signal at input of trigger 9, which returns trigger 9 to its initial state. A zero signal at the output of this trigger inhibits a further countdown of pulses. In addition, the zero signal at input 20 sets the trigger 13 into a single state at the output of its single signal, which enables the comparator 12 and element 15 to operate, through which the pulses arrive at the counting input of counter 16. Starting from the next moment, the counting of pulses is performed by counter 16, and the comparator 12 is a sub-comparison of the information of counter 8 and counter 16. At the moment when the number of pulses counted by counter 16 becomes equal to the number recorded in counter 8, the output of comparator 12. appears with a zero signal, which is the output pulse of the device. The zero signal from the output of the comparator 12 is fed to the element OR 7, at the output of which the signal becomes single, and at the output of the inverter 17, a zero signal, which returns the trigger 13 to the initial state and zeroes the counter 8, the counter 16 and the counter 3. Thereafter the device is in its original state. The invention includes a time interval extrapolation device containing a clock pulse generator, the output of which is connected via a frequency divider to the inputs of the decoder, the outputs of which are connected to the first through the first logical element OR, the second inputs of which are connected to the trigger outputs, the first input of the first trigger is connected to the signal source. Start and its second input is through the first inverter with the output of the second logical element OR, the first input of the second trigger is connected to the source. signal Reset and its second input through the second inverter - with the output of the third logical element OR, the first inputs of the second and third logical elements OR are combined and connected to the reset key, the second input of the second logical element OR is connected to the source of the second input of the third signal logic element OR is connected to the output of a comparator, the control input of which is connected to the output of the second trigger, characterized in that, in order to expand the time range, a frequency change cycle counter, ticks of the first and second intervals and an overflow unit; the first inputs of the first and second interval counters are connected to the outputs of the logic gates And, and the second counters of the first and second intervals are combined and connected to the input of the second inverter to the output of the counter of frequency cycles, and the outputs of the first counters and the second intervals are bitwise connected to the inputs of the comparator, while the outputs of the counter of frequency variation cycles are bitwise connected to the inputs of the decoder, and the input of the counter of frequency variation cycles Inen directly via a replenishment unit with the corresponding outputs of the first interval counter. Sources of information taken into account during the examination: 1. US patent. 3878370, class 331-11, 08/24/1974.
2.Патент США 389857 кл. 328-145, 05.08.1975.2. US Patent 389857 Cl. 328-145, 08/05/1975.
CfpacCfpac