PL193441B1 - Układ do programowanego opóźniania pakietu transmisji o przepływności 2048 kbit/s - Google Patents

Abstract

Układ do programowanego opóźniania pakietu transmisji o przepływności 2048 kbit/s, zawierający pamięć wraz z rejestrami wejściowymi, rejestrem wyjściowym i programowanym licznikiem adresów, blok sterujący z zadajnikiem opóźnienia oraz dekoder i koder HDB-3, znamienny tym, że jest wyposażony w pamięć RAM (3), której równoległe wejścia danych są przyłączone do wyjść bloku szeregoworównoległych rejestrów wejściowych (2), równoległe wyjścia danych są dołączone do wejść równoległo-szeregowego rejestru wyjściowego (4), wejścia adresowe są przyłączone do wyjść programowanego licznika adresów (6), a wejścia sterujące są przyłączone do wyjść bloku sterującego (7), przy czym pozostałe wyjścia zegarowe i sterujące bloku (7) są dołączone do wejść bloku rejestrów wejściowych (2), rejestru wyjściowego (4) i programowanego licznika adresów (6), wejścia bloku sterującego (7) są przyłączone do wyjścia pożyczki lub przepełnienia licznika (6) i wyjść zadajnika opóźnienia (8), a ponadto wejście szeregowe bloku rejestrów wejściowych (2) jest przyłączone do wyjścia dekodera (1) kodu HDB-3, przetwarzającego wejściowy sygnał danych układu, wyjście szeregowe rejestru wyjściowego (4) jest dołączone do wejścia kodera (5), kodującego w postaci HDB-3 wyjściowy sygnał danych układu, zaś wejściowy sygnał zegarowy podawany do wejścia (11) układu sterującego (7) jest przekazywany po opóźnieniu na wyjście zegarowe (24) układu.

Description

Opis wynalazku

Przedmiotem wynalazku jest układ do programowanego opóźniania pakietu transmisji o przepływności 2048 kbit/s, umożliwiający symulację i badanie propagacyjnych właściwości linii transmisyjnych, stosowanych w telekomunikacji.

Współczesny rozwój cyfrowej sieci telekomunikacyjnej wiąże się z wprowadzaniem do niej sygnałów częstotliwości wzorcowej o bardzo dobrych parametrach stabilnościowych, a ostatnio również z łączeniem działania elementów telekomunikacyjnego systemu poprzez sygnały czasu wzorcowego. Transfer sygnałów czasu w istotny sposób różni się od przesyłania częstotliwości, ponieważ podczas transmisji częstotliwość jest w zasadzie stała, natomiast czas ulega przesunięciu. Przesunięcie to jest efektem skończonej i wynikającej z równań Maxwella prędkości rozchodzenia się sygnałów przez media transmisyjne.

Działania zmierzające obecnie do korekcji przesunięcia sygnałów czasu wynikają z istotnej potrzeby określania czasu z dużą dokładnością względem UTC (uniwersalnego czasu skoordynowanego). Wśród funkcjonujących na świecie sposobów dystrybucji sygnałów czasu do najbardziej popularnych można zaliczyć transmisję radiową, transmisję satelitarną i przewodowe przekazywanie znaczników czasowych. W stosowanych często systemach przewodowych i bezprzewodowych wykorzystywana jest, obok innych metod, efektywna i przyjęta w Polsce i na świecie metoda dwudrogowa. Warunkiem realizowalności metody dwudrogowej jest zachowanie w możliwie najszerszym zakresie równości dróg transmisyjnych pomiędzy nadajnikiem i odbiornikiem oraz odbiornikiem i nadajnikiem sygnałów czasu. W praktyce drogi te mogą być różne, a badanie sieci telekomunikacyjnej pod kątem wpływu ich różnicy na błędy transferu czasu jest kłopotliwe.

Układ według wynalazku jest wyposażony w pamięć RAM, której równoległe wejścia danych są przyłączone do wyjść bloku szeregowo-równoległych rejestrów wejściowych, równoległe wyjścia danych są dołączone do wejść równoległo-szeregowego rejestru wyjściowego, wejścia adresowe są przyłączone do wyjść programowanego licznika adresów, a wejścia sterujące są przyłączone do wyjść bloku sterującego, przy czym pozostałe wyjścia zegarowe i sterujące bloku są dołączone do wejść bloku rejestrów wejściowych, rejestru wyjściowego i programowanego licznika adresów, wejścia bloku sterującego są przyłączone do wyjścia pożyczki lub przepełnienia licznika i wyjść zadajnika opóźnienia, a ponadto wejście szeregowe bloku rejestrów wejściowych jest przyłączone do wyjścia dekodera kodu HDB-3, przetwarzającego wejściowy sygnał danych układu, wyjście szeregowe rejestru wyjściowego jest dołączone do wejścia kodera, kodującego w postaci HDB-3 wyjściowy sygnał danych układu, zaś wejściowy sygnał zegarowy podawany do wejścia układu sterującego jest przekazywany po opóźnieniu na wyjście zegarowe układu.

Dzięki zastosowaniu układu według wynalazku uzyskano następujące efekty techniczno-użytkowe:

- możliwość symulowania opóźnień w rzeczywistej linii transmisyjnej,

- możliwość ustawiania programowanych w szerokim zakresie opóźnień czasowych i wprowadzania ich do linii,

- możliwość określenia wpływu różnic czasów propagacji sygnałów w torach transmisji na błędy transferu czasu w metodzie dwudrogowej,

- możliwość przechwytywania, przechowywania, badania i odtwarzania transmitowanych sekwencji danych,

- możliwość obliczania optymalnej korekcji przesunięcia transmitowanych znaczników czasu.

Wynalazek został bliżej objaśniony na podstawie przykładowego wykonania pokazanego na rysunku, fig. 1, który przedstawia schemat blokowy układu.

Dekoder 1 kodu HDB-3, przyjmujący transmitowane dane na wejście 9, jest dołączony do szeregowego wejścia 10 bloku rejestrów wejściowych 2, którego wyjścia równoległe są dołączone przez linie 12, magistralę danych 15 i linie 13 do równoległych wejść danych pamięci 3. Równoległe wyjścia danych pamięci 3 są dołączone przez linie 13, magistralę 15 i linie 14 do równoległych wejść rejestru wyjściowego 4, którego wyjście szeregowe danych jest dołączone linią 22 do wejścia kodera 5 kodu HDB-3, wysyłającego zakodowane i opóźnione dane linią 23. Ponadto wejścia adresowe pamięci 3 są przyłączone przez linie 18 do wyjść programowanego licznika adresów 6, którego wejścia sterujące i zegarowe, równoległe wejścia danych oraz wyjście pożyczki lub przepełnienia są połączone za pośrednictwem zespołu linii 21 z blokiem sterującym 7, a wejścia sterujące pamięci 3 są przyłączone przez linie 17 do wyjść bloku sterującego 7, dołączonego również liniami 16 do wejść zegarowych

PL 193 441B1 i sterujących bloku rejestrów wejściowych 2 i liniami 19 do wejść zegarowych i sterujących rejestru wyjściowego 4, a także przyłączonego za pośrednictwem zespołu linii 20 do wyjść zadajnika opóźnienia 8.

Blok sterujący 7 kontroluje przesuwanie strumienia danych, uzyskanego z sygnału wejściowego 9 układu po zdekodowaniu w dekoderze 1, przez szeregowo-równoległe rejestry wejściowe 2. Przesuw danych odbywa się synchronicznie z taktem sygnału zegarowego transmisji, podanego na wejście zegarowe 11 bloku sterującego 7. Po szeregowym wprowadzeniu do rejestrów 2 ciągu bitów o długości równej długości słowa danych pamięci 3 blok sterujący 7, generując sygnały sterujące na liniach 16 i 17, wpisuje słowo skompletowane w rejestrach wejściowych 2 do pamięci 3 pod adres wskazany przez programowany licznik adresów 6, a następnie zmienia stan licznika 6 o jeden. Transfer danych równoległych odbywa się z wykorzystaniem magistrali danych 15. Operacje kompletowania danych w rejestrach 2 i zapisu ich w kolejnych komórkach pamięci 3 są powtarzane do momentu zapisania liczby komórek wynikającej z nastawy zadajnika opóźnienia 8, po czym blok sterujący 7 odtwarza adres początkowy pamięci 3 w liczniku adresów 6 i modyfikuje cykl pracy, poprzedzając od tej chwili każdorazowo zapis aktualnie adresowanej komórki pamięci 3 jej odczytem. Odczytywane z pamięci 3 słowa są pod kontrolą sygnałów 17i 19 bloku sterującego 7 wprowadzane równolegle do rejestru wyjściowego 4 i przesuwane w nim szeregowo do linii 22, a następnie kodowane przez koder 5 kodu HDB-3 i przekazywane do linii transmisyjnej 23 pod kontrolą sygnału zegarowego na linii 24. Zmiana formatu danych do postaci równoległej przed zapisem, a następnie ponownie do postaci szeregowej po odczycie pamięci 3 pozwala na upakowanie w pamięci długich ciągów danych i tym samym uzyskanie znacznych opóźnień wyjściowego sygnału, pojawiającego się na wyjściu kodera 5, względem danych nadsyłanych na wejście dekodera 1.

Claims (1)

1. Układ do programowanego opóźniania pakietu transmisji o przepływności 2048 kbit/s, zawierający pamięć wraz z rejestrami wejściowymi, rejestrem wyjściowym i programowanym licznikiem adresów, blok sterujący z zadajnikiem opóźnienia oraz dekoder i koder HDB-3, znamienny tym, że jest wyposażony w pamięć RAM (3), której równoległe wejścia danych są przyłączone do wyjść bloku szeregowo-równoległych rejestrów wejściowych (2), równoległe wyjścia danych są dołączone do wejść równoległo-szeregowego rejestru wyjściowego (4), wejścia adresowe są przyłączone do wyjść programowanego licznika adresów (6), a wejścia sterujące są przyłączone do wyjść bloku sterującego (7), przy czym pozostałe wyjścia zegarowe i sterujące bloku (7) są dołączone do wejść bloku rejestrów wejściowych (2), rejestru wyjściowego (4) i programowanego licznika adresów (6), wejścia bloku sterującego (7) są przyłączone do wyjścia pożyczki lub przepełnienia licznika (6) i wyjść zadajnika opóźnienia (8), a ponadto wejście szeregowe bloku rejestrów wejściowych (2) jest przyłączone do wyjścia dekodera (1) kodu HDB-3, przetwarzającego wejściowy sygnał danych układu, wyjście szeregowe rejestru wyjściowego (4) jest dołączone do wejścia kodera (5), kodującego w postaci HDB-3 wyjściowy sygnał danych układu, zaś wejściowy sygnał zegarowy podawany do wejścia (11) układu sterującego (7) jest przekazywany po opóźnieniu na wyjście zegarowe (24) układu.