PL193442B1 - Układ programowanej linii opóźniającej dla binarnych ciągów danych - Google Patents

Abstract

Układ programowanej linii opóźniającej dla binarnych ciągów danych, zawierający pamięć wraz z rejestrem wejściowym, rejestrem wyjściowym i programowanym licznikiem adresów oraz blok sterujący i zadajnik opóźnienia, znamienny tym, że jest wyposażony w pamięć o dostępie swobodnym (2), której równoległe wejścia danych są przyłączone do wyjść szeregowo-równoległego rejestru wejściowego (1), równolegle wyjścia danych są dołączone do wejść równoległo-szeregowego rejestru wyjściowego (3), wejścia adresowe są przyłączone do wyjść programowanego licznika adresów (4), a wejścia sterujące są przyłączone do wyjść bloku sterującego (5), dołączonego również do wejść zegarowych i sterujących rejestru (1), rejestru (3) i licznika (4), przy czym wejścia bloku sterującego (5) są przyłączone do wyjścia pożyczki lub przepełnienia licznika (4) i wyjść zadajnika opóźnienia (6), wejście szeregowe rejestru (1) jest wejściem danych układu, wyjście szeregowe rejestru (3) jest wyjściem danych układu, zaś sygnał zegarowy jest wprowadzany i wyprowadzany z układu odpowiednio przez wejście (8) i wyjście zegarowe (20) bloku sterującego.

Description

Przedmiotem wynalazku jest układ programowanej linii opóźniającej dla binarnych ciągów danych, umożliwiający synchroniczne i regulowane w bardzo szerokim zakresie opóźnianie strumienia bitów.

Znane są cyfrowe układy opóźniające, budowane w oparciu o rejestry przesuwne średniej skali integracji (MSI) i powszechnie wykorzystywane dla realizacji małych opóźnień czasowych. Realizacja większych opóźnień nie mieści się w obszarze zastosowań rejestrów MSI. Problem ten można rozwiązać z wykorzystaniem układów typu FIFO. Wśród najważniejszych zalet tych układów trzeba wymienić dużą szybkość działania, zintegrowanie układów sterujących, wskaźników zapisu i odczytu oraz szybkiej pamięci w jednej strukturze półprzewodnikowej, a także możliwość asynchronicznego wykonywania operacji zapisu i odczytu. Właściwości te nie zapewniają jednak efektywnej realizacji dużych opóźnień czasowych ze względu na konieczność tworzenia w takich przypadkach wydłużającej się kaskady FIFO i przydzielania im układów towarzyszących, odmierzających zadane opóźnienie.

Układ według wynalazku jest wyposażony w pamięć o dostępie swobodnym, której równoległe wejścia danych są przyłączone do wyjść szeregowo-równoległego rejestru wejściowego, równolegle wyjścia danych są dołączone do wejść równoległo-szeregowego rejestru wyjściowego, wejścia adresowe są przyłączone do wyjść programowanego licznika adresów, a wejścia sterujące są przyłączone do wyjść bloku sterującego, dołączonego również do wejść zegarowych i sterujących rejestru, rejestru i licznika, przy czym wejścia bloku sterującego są przyłączone do wyjścia pożyczki lub przepełnienia licznika i wyjść zadajnika opóźnienia, wejście szeregowe rejestru jest wejściem danych układu, wyjście szeregowe rejestru jest wyjściem danych układu, zaś sygnał zegarowy jest wprowadzany i wyprowadzany z układu odpowiednio przez wejście i wyjście zegarowe bloku sterującego.

Dzięki zastosowaniu układu według wynalazku otrzymano następujące efekty techniczno-użytkowe:

- możliwość programowania długich czasów opóźnienia z rozdzielczością równą długości słowa równoległego pamięci,

- możliwość opóźniania dowolnych binarnych i synchronizowanych sygnałów cyfrowych,

- możliwość dodatkowego znacznego zwiększania czasu opóźnienia przy szeregowym łączeniu układów opóźniających,

- możliwość sprzętowego przetwarzania sygnałów akustycznych,

- możliwość wytwarzania efektu pogłosu,

- możliwość efektywnego programowania czasów opóźnienia w szerokim zakresie regulacji przy zaangażowaniu oszczędnej struktury układowej, odpowiednio wykorzystującej scalone pamięci LSI o dużej pojemności, operujące równoległym słowem danych.

Wynalazek został bliżej objaśniony na podstawie przykładowego wykonania pokazanego na rysunku, na fig. 1, który przedstawia schemat blokowy układu.

Strumień danych jest dostarczany do szeregowego wejścia 7 rejestru wejściowego 1, którego wyjścia równoległe są dołączone do równoległych wejść danych pamięci 2 przez linie 11, 12 i magistralę 14, przy czym równoległe wyjścia danych pamięci 2 są dołączone przez linie 12,13 i magistralę 14 do równoległych wejść rejestru wyjściowego 3, wyposażonego w wyjście szeregowe 19 będące wyjściem danych całego układu, wejścia adresowe pamięci 2 są przyłączone przez linie 15 do wyjść programowanego licznika adresów 4, którego wejścia sterujące i zegarowe oraz wyjście pożyczki lub przeniesienia są przyłączone przez linie 18 do wyjść bloku sterującego 5, a wejścia sterujące pamięci 2 są przyłączone przez linie 10 do innych wyjść bloku sterującego 5, dołączonego również przez pozostałe wyjścia liniami 9 do wejść zegarowych i sterujących rejestru wejściowego 1 i liniami 16 do wejść zegarowych i sterujących rejestru wyjściowego 3, a ponadto przyłączonego liniami 17 do wyjść zadajnika opóźnienia 6.

Dane wejściowe, pojawiające się na szeregowym wejściu 7 rejestru 1, są w nim przesuwane synchronicznie z taktem sygnału zegarowego 8, podanego na wejście zegarowe bloku sterującego 5. Po szeregowym wprowadzeniu do rejestru 1 liczby bitów równej długości słowa danych pamięci 2 sygnały 9 i 10 bloku sterującego 5 wpisują słowo skompletowane w rejestrze 1 liniami 11, 14 i 12 do pamięci 2, umieszczając je pod adresem wskazanym za pośrednictwem linii 15 przez programowany licznik adresów 4, a następnie blok sterujący 5 zmienia stan licznika adresów 4 o jeden, wykorzystując linie 18. Operacje kompletowania i formatowania danych do postaci równoległej w rejestrze 1 oraz zapisu ich w kolejnych komórkach pamięci 2, o organizacji bajtowej lub wielobajtowej, są powtarzane do momentu zapisania liczby komórek wynikającej z nastawy zadajnika opóźnienia 6 i przekazywanej

PL 193 442 B1 liniami 17 do bloku sterującego 5, po czym blok sterujący 5 odtwarza przez linie 18 adres początkowy pamięci 2 w programowanym liczniku adresów 4 i modyfikuje swój cykl pracy, poprzedzając od tej chwili każdorazowo zapis aktualnie adresowanej komórki pamięci jej odczytem. Odczytywane z pamięci 2 słowa są wprowadzane równolegle przez linie 12, 14, 13 i pod kontrolą sygnałów 10 i 16 bloku sterującego 5 do rejestru wyjściowego 3 i formatowane w nim do postaci szeregowej, ponieważ blok sterujący 5 po dokonaniu równoległego wpisu danych przesuwa je szeregowo w kierunku wyjścia 19 rejestru 3, stanowiącego wyjście układu, zgodnie z taktem sygnału zegarowego 20, synchronicznego z zegarem wejściowym 8. Zastosowanie pojedynczego programowanego licznika adresów, możliwe dzięki zaproponowanej zasadzie rotacji odczytów i zapisów komórek pamięci, prowadzi do uzyskania stopnia złożoności układowej wynalazku porównywalnej z wykorzystaniem FIFO, a zmiany formatu danych pozwalają na upakowanie długich strumieni informacji w pamięci operującej równoległym słowem danych i tym samym programowanie dużych opóźnień sygnału wyjściowego względem wejściowego.

Claims (1)

1. Układ programowanej linii opóźniającej dla binarnych ciągów danych, zawierający pamięć wraz z rejestrem wejściowym, rejestrem wyjściowym i programowanym licznikiem adresów oraz blok sterujący i zadajnik opóźnienia, znamienny tym, że jest wyposażony w pamięć o dostępie swobodnym (2), której równoległe wejścia danych są przyłączone do wyjść szeregowo-równoległego rejestru wejściowego (1), równolegle wyjścia danych są dołączone do wejść równoległo-szeregowego rejestru wyjściowego (3), wejścia adresowe są przyłączone do wyjść programowanego licznika adresów (4), a wejścia sterujące są przyłączone do wyjść bloku sterującego (5), dołączonego również do wejść zegarowych i sterujących rejestru (1), rejestru (3) i licznika (4), przy czym wejścia bloku sterującego (5) są przyłączone do wyjścia pożyczki lub przepełnienia licznika (4) i wyjść zadajnika opóźnienia (6), wejście szeregowe rejestru (1) jest wejściem danych układu, wyjście szeregowe rejestru (3) jest wyjściem danych układu, zaś sygnał zegarowy jest wprowadzany i wyprowadzany z układu odpowiednio przez wejście (8) i wyjście zegarowe (20) bloku sterującego.