PL174932B1

PL174932B1 - Sposób i czytnik do odczytu danych z karty inteligentnej

Info

Publication number: PL174932B1
Application number: PL94306546A
Authority: PL
Inventors: David Everett
Original assignee: Mondex Int Ltd
Priority date: 1993-04-01
Filing date: 1994-04-05
Publication date: 1998-10-30
Also published as: JPH07507896A; ZA942331B; TW286379B; WO1994023399A1; DE69419093D1; ES2132397T3; KR950702053A; KR100284996B1; AU666269B2; EP0643857B1; NO308057B1; ATE181437T1; PL306546A1; IN189128B; CN1108460A; JP3543327B2; DE69419093T2; RU2154300C2; NO944604D0; CA2136991A1

Abstract

1 Sposób odczytu danych z karty inteligentnej, zaopa- trzonej w mikroprocesor i pamiec, w której przechowuje sie dane dotyczace zmiennych uzytkowych, przy czym sprzega sie czytnik z karta i zestawia sie sciezki transmisji danych miedzy czytnikiem a karta, a po podlaczeniu i aktywacji kontaktu przesyla sie sygnal resetu i nastepnie sygnal odpowiedzi na reset, przeprowadza sie wymiane informacji miedzy karta a interfejsem i nastepnie prze- prowadza sie dezaktywacje kontaktu, znamienny tym, ze ko- lejno pobiera sie zawarte w pamieci (19) karty (1) potrzebne dane o zmiennych uzytkowych, i wlacza sie te pobrane dane do sygnalu odpowiedzi na reset (ATR) przekazywany z karty (1) do czytnika (3). 10. Cz ytnik do odczytu danych z karty inteligentnej, zaopatrzony w baterie i uklad interfejsu do sprzezenia z karta inteligentna, jak równiez w uklad do wytwarzania sygnalu resetu oraz uklad do wymiany informacji miedzy karta a interfejsem, znamienny tym, ze jest zaopatrzony dodatkowo w srodki ukla- dowe do interpretacji okreslonej czesci sygnalu odpowiedzi na reset (ATR) odebranego za posrednictwem interfejsu (13) czyt- nika (3) polaczonego operacyjnie z interfejsem (17) karty (1) dla wydzielenia zawartych w tej czesci sygnalu danych o zmiennych uzytkowych, niezdatnych do wydawania i przekazywania rozka- zów do inteligentnej karty (1), przy czym bateria (11), srodki ukladowe do interpretacji sygnalu odpowiedzi na reset (ATR) i uklady interfejsów (13, 17) sa ze soba polaczone. Fig. 5 PL PL

Description

Przedmiotem wynalazku jest sposób i czytnik do odczytu danych z karty inteligentnej.

Karta inteligentna, znana również jako karta z układem scalonym, jest kartą z umieszczonym na niej mikroprocesorem, pamięcią oraz interfejsem do sprzężenia elektrycznego z urządzeniami odczytowo-zapisowymi. Korzystne jest, jeżeli pamięć jest nieulotna, co oznacza pamięć zachowującą informacje również przy braku zasilania elektrycznego. Zwykle pamięci stosowane w kartach inteligentnych są, programowanymi pamięciami przeznaczonymi wyłącznie do odczytu z kasowaniem elektronicznym (EEPROM - Electronic Erasable Programmable Read-Only Memory). Takie karty są wykorzystywane w różnych celach, na przykład jako nośniki informacji osobistej, medycznej czy identyfikacyjnej. Są również używane jako karty bankowe lub karty płatnicze. Przeznaczeniem kart inteligentnych będących przedmiotem wynalazku jest zwłaszcza, choć nie wyłącznie, zastosowanie ich w charakterze elektronicznych portfeli. Elektroniczne portfele zawierają dane o możliwościach płatniczych, które mogą być zmieniane w górę lub w dół przy komunikacji z bankiem lub inną instytucją finansową. Między elektronicznymi portfelami połączonymi łączem dacyjnym wymieniane są walory płatnicze. Dokonuje się również płatności z użyciem danych płatniczych w charakterze gotówki elektronicznej. Karty inteligentne przenoszą odpowiednią ilość informacji zapewniając jej bezpieczeństwo. Na karcie są zapisane dane stałe wprowadzone przy jej wytwarzaniu, na przykład numer kolejny karły. Tego rodzaju stałe dane nie są interesujące dla użytkownika. Karta jest wykorzystywana do wprowadzania, zapamiętywania i wyprowadzania danych płatniczych. Chociaż niektóre z tych danych w praktyce nie mogą być już zmieniane po ich jednorazowym wprowadzeniu, to różnią się one do danych umieszczonych na stałe przez wytwórcę karły, i stanowią dane dotyczące zmiennej użytkowej. Często, dane o zmienionych użytkowych są danymi zmienianymi regularnie podczas normalnego użytkowania karty. Dane dotyczące zmiennej użytkowej z karty inteligentnej przekazywane są do karty i z karty szeregowo przez styki, z użyciem określonego protokołu.

174 932

Przykładem znanego i stosowanego protokołu jest protokół ISO 7816, który przewiduje, że po nawiązaniu połączenia między czytnikiem i kartą, czytnik włącza zasilanie i zegar, następuje aktywacja kontaktu przez interfejs, i czytnik przekazuje sygnały resetujące do mikroprocesora na karcie. Następnie z karty do czytnika zostaje nadana sekwencja bajtów danych, będąca sygnałem odpowiedzi na reset (Answer-to-Reset-ATR). Następnie czytnik żąda od karty przekazania potrzebnych danych o zmiennych użytkowych, a więc następuje wymiana informacji między kartą a interfejsem. Wymaga to czytnika o dużej złożoności i dość kosztownego.

Występuje zapotrzebowanie na niedrogi czytnik umożliwiający wyświetlanie lub wykorzystywanie wybranych danych dotyczących zmiennych użytkowych z karty. Dane dotyczące zmiennych użytkowych powinny różnić się w zależności od zastosowania. W karcie medycznej, lub karcie-agendzie mogą to być szczegóły następnych wizyt. W karcie bezpieczeństwa może to być kod zabezpieczający, umożliwiający dostęp za pośrednictwem czytnika odblokowującego. W elektronicznym portfelu może to być stan konta.

Sposób według wynalazku stosowany do odczytu danych z karty inteligentnej, zaopatrzonej w mikroprocesor i pamięć, w której przechowuje się dane dotyczące zmiennych użytkowych, przy czym sprzęga się czytnik z kartą i zestawia się ścieżki transmisji danych między czytnikiem a kartą, a po podłączeniu i aktywacji kontaktu przesyła się sygnał resetu i następnie sygnał odpowiedzi na reset, przeprowadza się wymianę informacji między kartą a interfejsem i następnie przeprowadza się dezaktywację kontaktu. Sposób ten charakteryzuje się tym, że kolejno pobiera się zawarte w pamięci karty potrzebne dane o zmiennych użytkowych i włącza się te pobrane dane do sygnału odpowiedzi na reset przekazywany z karty do czytnika.

Korzystnym jest, że stosuje się sygnał odpowiedzi na reset zawierający bajty historyczne, przy czym w charakterze bajtów historycznych włącza się pobrane dane. W pamięci karty inteligentnej przechowuje się wskaźnik adresowy wyznaczający adres pamięci danych przeznaczonych do pobrania, przy czym wskaźnik adresowy pamięci odczytuje się jako przygotowawczy do pobrania tych danych. Wskaźnik adresowy wpisuje się na nowo po każdym odczycie danych, cyklicznie, zgodnie z zadaną sekwencją cyklu, przy czym określone zestawy danych odczytuje się sukcesywnie, w kolejnych cyklach roboczych czytnika.

Korzystnym jest, że za pomocą mikroprocesora czytnika samoczynnie interpretuje się dane o zmiennych użytkowych zawarte w sygnale odpowiedzi na reset. Zinterpretowane dane wyświetla się na urządzeniu wskaźnikowym czytnika.

Korzystnym jest, że dane dotyczące zmiennych użytkowych pobranych z pamięci karty włącza się do sygnału odpowiedzi na reset z zastosowaniem programu roboczego zawartego w określonym obszarze pamięci karty, innym niż obszar tej pamięci, w którym przechowuje się dane dotyczące zmiennych użytkowych. Przy wpisywaniu wskaźnika adresowego w pamięci karty po każdym odczycie danych, za pomocą programu steruje się mikroprocesorem karty zgodnie z zadaną sekwencją cyklu. Jako dane o zmiennych użytkowych korzystnie stosuje się dane odnoszące się do salda końcowego środków płatniczych na karcie.

Czytnik według wynalazku, do odczytu danych z karty inteligentnej, jest zaopatrzony w baterię i układ interfejsu do sprzężenia z kartą inteligentną, jak również w układ do wytwarzania sygnału resetu oraz układ do wymiany informacji między kartą a interfejsem. Czynik ten charakteryzuje się tym, że jest zaopatrzony dodatkowo w środki układowe do interpretacji określonej części sygnału odpowiedzi na reset odebranego za pośrednictwem interfejsu czynika połączonego operacyjnie z interfejsem karty dla wydzielenia zawartych w tej części sygnału danych o zmiennych użytkowych niezdatnych do wydawania i przekazywania rozkazów do inteligentnej karły, przy czym bateria, środki układowe do interpretacji sygnału i układy interfejsów są ze sobą połączone.

Korzystnym jest, że środki układowe do interpretacji sygnału obejmują mikroprocesor połączony z pamięcią wyposażoną w program sterowania mikroprocesorem

174 932 przy interpretacji. Do mikroprocesora jest dołączony detektor poboru mocy reagujący na sprzężenie karty inteligentnej z czytnikiem, który to detektor połączony jest z polem stykowym i baterią 11 dla włączenia zasilania mikroprocesora czytnika i środków sprzęgających. Ponadto, z mikroprocesorem połączone jest urządzenie wskaźnikowe do wyświetlania danych o zmiennych użytkowych odczytanych z karty.

Korzystnym jest, że czytnik jest mniejszy od karty inteligentnej o wymiarach karty kredytowej i zaopatrzony jest w szczelinę, w której jest usytuowany zespół styków sprężynujących pola stykowego czytnika, który to zespół styków po włożeniu karty inteligentnej do szczeliny jest połączony ze stykami pola stykowego karty. Pamięć karty zaopatrzona jest w obszar wskaźnika adresowego zawierający adres danych przeznaczonych do pobrania dla włączenia do sygnału odpowiedzi na reset. Karta stanowi korzystnie elektroniczny portfel w systemie przelewów pieniężnych.

Zgodnie ze sposobem według wynalazku, dane wyznaczone do odczytania mogą zostać przekazane do czytnika sekwencji odpowiedzi na reset, a czytnik nie wymaga dostosowania do realizacji regulowanego pełnym protokołem zapytania karty, jak w przypadku rozwiązania konwencjonalnego. Czytnik zatem, może być prostym i niedrogim urządzeniem.

W standardzie ISO 7816 sekwencja odpowiedzi na reset zawiera bajty historyczne, które stosowane są zwykle dla wygody producenta, reprezentując na przykład identyfikator karty. Zgodnie z wynalazkiem, korzystne jest wykorzystanie, przynajmniej niektórych bajtów historycznych sygnału odpowiedzi na reset, do przenoszenia potrzebnych danych. Sygnał resetujący w dogodny sposób inicjalizuje się za pomocą czytnika samoczynnie, w odpowiedzi na przyłączenie karły, i wtedy karta automatycznie odpowiada sekwencją odpowiedzi na reset. Dane zawarte w sekwencji odpowiedzi na reset są sekwencyjnie zmieniane przy każdym odczycie. Tak więc na przykład dane odczytane z elektronicznego portfela mogą zmieniać się na przemian, dotycząc salda i ostatniej operacji. Jeżeli do odczytywanych danych mają być włączone pozycje informacji trzecia lub dalsze, to nastąpi przeskok o jeden etap w cyklicznej sekwencji, każdorazowo po włożeniu karty do czytnika. Może się to odbywać przy wykorzystaniu sekwencji adresów danych w pamięci EEPROM i przy takim działaniu, że za każdym wysyłaniem sekwencji odpowiedzi na reset wskaźnik adresowy przechodzi po cyklicznej sekwencji adresowej, tak że w sekwencji odpowiedzi na reset wysyłana jest następna dana, odczytana z następnego adresu.

Czytnik karty inteligentnej jest korzystnie wbudowany w niewielki, przenośny trzymany w ręce blok, mniejszy od samej karty inteligentnej. Korzystnie stanowi na przykład breloczek do kluczy. Zaopatrzony jest on w szczelinę do włożenia części stykowej karty, a wielkość szczeliny jest taka, aby mieściła ona tylko obszar krawędzi lub naroża karty.

Przedmiot wynalazku jest objaśniony w przykładach wykonania na rysunku, na którym fig.1 przedstawia kartę inteligentną oraz czytnik kart inteligentnych w widoku perspektywicznym, fig. 2 - czytnik z fig. 1 z włożona kartą, w widoku z góry, fig. 3 - wykres czasowy ilustrujący zależności czasowe sygnału resetu i sygnału odpowiedzi na reset, wykorzystywanych w czytniku z fig. 1 i 2, fig. 4 - wykres konwencjonalnego sygnału odpowiedzi na reset, fig. 5 - schemat blokowy elektronicznego czytnika i karty, fig. 6 - sieć działań programów czytnika i karty, a fig. 7 - sieć działań będącą modyfikacją umożliwiającą dokonywanie sukcesywnie różnych odczytów z karty.

Na fig. 1 przedstawiono kartę inteligentną 1, stanowiącą portfel elektroniczny w systemie przelewów środków płatniczych. Karta jest wielkości karty kredytowej i zaopatrzona jest w wewnętrzny mikroprocesor i kasowaną elektronicznie programowalną pamięć ROM (EEPROM), która przechowuje dane w sposób nieulotny. Pole stykowe 2, z ośmioma stykami 2a - 2h na powierzchni karty 1 umożliwia połączenie z zespołami bloku odczytowo-zapisowego czytnika. Przy 'użytkowaniu karty, na kartę mogą być wpisywane dane reprezentujące walory płatnicze z urządzenia odczytowo-zapisowego połączonego z bankiem użytkownika. W takim przypadku można realizować płatności

174 932 bez kontaktu z bankiem, przez transfer danych płatniczych do elektronicznego portfela sprzedawcy za pomocą urządzenia odczytowo-zapisowego, znajdującego się w punkcie sprzedaży. Na koniec sprzedawca może dokonać transferu zgromadzonych walorów z tego portfela do swojego własnego banku.

W rozwiązaniach konwencjonalnych komunikacja przy przekazywaniu danych za pośrednictwem urządzenia odczytowo-zapisowego jest transmisją szeregową, realizowaną za pomocą pary styków komunikujących się z polem stykowym 2 w określonym protokole. Przykładem takiego protokołu jest znany międzynarodowy protokół ISO/IEC 7816, dalej zwany protokołem. Zgodnie z tym protokołem, po włożeniu karty do czytnika, następuje podłączenie i aktywacja kontaktu przez interfejs, reset karty i przekazanie sygnału odpowiedzi na reset z karty do czytnika. Następnie przeprowadza się wymianę informacji między kartą a interfejsem, po czym następuje dezaktywacja kontaktu czytnika i karty. Implementacja pełnego protokołu wymaga pewnego stopnia skomplikowania procesora odczytowo-zapisowego i programu, co powoduje, że tego rodzaju urządzenia odczytowo-zapisowe są stosunkowo drogie. Występuje zatem zapotrzebowanie na niewielkie i niekosztowne urządzenie pozwalające na odczyt i wykorzystywanie niektórych danych z karty, zwykle bez konieczności wyświetlania.

Na fig. 1 przedstawiono tego rodzaju urządzenie w postaci czytnika 3 o kształcie breloczka do kluczy. Czytnik 3 ma korpus 4 z otworem 5 w pobliżu jednego z końców, do zamocowania kółka na klucze. Na swym drugim końcu czytnik 3 zaopatrzony jest w szczelinę 6 do wprowadzenia karty 1. Czytnik 3 z włożoną kartą 1 przedstawiono na fig. 2. Wewnątrz czytnika 3 znajdują się sprężynujące styki, które łączą się z odpowiednimi stykami pola stykowego 2 po całkowitym wprowadzeniu karty 1. Prosta czynność włożenia karty 1 w szczelinę 6 powoduje powstanie połączeń między odpowiednimi stykami karty 1 i czytnika 3. Powoduje to podanie zasilania do karty 1, z baterii 11 w czytniku 3. Następnie z czytnika 3 do karty 1 wysyłany jest sygnał resetu RST, a z karty 1 do czytnika 3 jest wysyłany sygnał odpowiedzi na reset ART. Sygnał odpowiedzi na reset ART występuje w przypadku transmisji synchronicznej i asynchronicznej na linii wejście wyjście danych I/O i jest transmitowany w pół-dupleksie. Sygnał odpowiedzi na reset ART, zgodnie z wynalazkiem, zawiera konkretną zmienną informację pobraną ze znajdującej się na karcie pamięci EEPROM 19. W opisywanym przykładzie informacją tą jest saldo środków płatniczych na karcie 1. Procedura samoczynnego odczytu kończy się interpretacją przekazanych danych odnośnie salda i wyświetleniem go na wskaźniku ciekłokrystalicznym LCD stanowiącym urządzenie wskaźnikowe 7 czytnika 3.

Na fig. 3 przedstawiono wykres ilustrujący zależności czasowe sygnałów resetu RST i sygnału odpowiedzi na reset ATR zgodnie z protokołem ISO. Spośród ośmiu styków 2a - 2h wykorzystywanych jest sześć, na których występują następujące sygnały:

na styku 2a - zacisk uziemienia GND na styku 2b- napięcie zasllania VCC na styku 2c - napięcie programujące VPP na styku 2d - sygnał resetu TR^StT na styku 2e - i^y^g^r^ał zegara CLK na styku 2f - wejście/wyjście danych I/O

Po włożeniu inteligentnej karty 1 do czytnika 3, jej obecność zostaje wykryta przez układy czytnika 3 i następuje włączenie zasilania mikroprocesora 15 znajdującego się wewnątrz czytnika 3. Oprogramowanie sterujące mikroprocesora 15 w czytniku 3 sprawdza, czy karta 1 w dalszym ciągu pozostaje włożona, i podaje zasilanie na styki 2b i 2c, a więc napięcie zasilania VCC i napięcie programujące VPP, oraz w czasie t2 ustawia linię wejścia/wyjścia danych I/O w stan odpowiadający nadawaniu danych.

Sygnał resetu RST utrzymywany jest w stanie niskim w ciągu 4.000 okresów zegara, począwszy od momentu TO, czyli w okresie czasu t3. Następnie wyzwalany jest szeregowy

174 932 sygnał odpowiedzi na reset ATR z karty, przy sterowaniu z jej mikroprocesora 18, między cyklami zegara, 400 i 4.000, po czasie t1.

Na fig. 4 przedstawiono strukturę sygnału odpowiedzi na reset ATR. W rozwiązaniach konwencjonalnych sygnał odpowiedzi na reset ATR składa się z określonej liczby ośmiobitowych bajtów. Pierwszy bajt B1 jest znakiem inicjującym. Drugi bajt B2 jest znakiem formatu. Następnie występuje pewna liczba ewentualnie nadawanych znaków interfejsowych B3 - BI, do 15 nadawanych ewentualnie znaków historycznych BH - BN, oraz warunkowy znak kontrolny BC. Ogólna ilość znaków po znaku inicjującym nie może przekraczać 32. Znaki historyczne BH - BN są często wykorzystywane przez wytwórcę karty w celu przekazywania specjalnej informacji służącej identyfikacji karty, na przykład numeru fabrycznego. W przykładzie wykonania wynalazku ostatnie osiem bajtów bloku znaków historycznych jest wypełnionych informacją o saldzie środków płatniczych na karcie. Tak więc po włożeniu karty jest ona przekazywana automatycznie do czytnika.

Na fig. 5 schematycznie przedstawiono zespoły elektroniczne czytnika 3 i karty 1. Chociaż na rysunku przedstawiono je oddzielnie, to należy rozumieć, że większość, a nawet wszystkie z opisanych zespołów elektronicznych, wykonane są w postaci pojedynczej struktury układu scalonego. Sprężynujące styki czytnika 3 przedstawiono w postaci pola stykowego 10. Po włożeniu karty 1 zapewnia ono połączenie z polem stykowym 2 karty 1. Styki pola stykowego 10 połączone są z baterią 11, zegarem 12 i interfejsem szeregowym 13. Po włożeniu karty 1, przez pola stykowe 2 i 10 przekazywane jest dla niej zasilanie. Detektor 14 poboru mocy wykrywa fakt włożenia karty 1 i odpowiada włączeniem zasilania do szeregowego interfejsu 13, zegara 12, mikroprocesora 15 i sterownika 16 wyświetlacza. Mikroprocesor 15 wykorzystuje pamięć 15a o dostępie swobodnym RAM.

Po otrzymaniu zasilania mikroprocesor 15 reaguje na program inicjujący zawarty w pamięci ROM i przekazuje sygnał zegara CLK i sygnał resetu RST, opisane w odniesieniu do fig. 3. Karta 1 zaopatrzona jest w szeregowy interfejs 17 połączony z polem stykowym 2, mikroprocesor 18 i pamięć EEPROM 19. Mikroprocesor 18 wykorzystuje pamięć 18a o dostępie swobodnym RAM. Dołączona do mikroprocesora 18 pamięć EEPROM 19 zawiera sekcję programu P wykrywającą koniec sygnału resetu RST i sterującą interfejsem 17 za pośrednictwem mikroprocesora 18, powodując nadanie sygnału odpowiedzi na reset ATR. Osiem końcowych bajtów sygnału odpowiedzi na reset ATR budowanych jest na podstawie informacji zawartych w pamięci EEPROM 19. Obszar wskaźnika adresowego 19a pamięci EEPROM 19 zawiera wskaźnik adresowy, będący adresem obszaru salda 19b w pamięci. Obszar salda 19b zawiera aktualną wartość salda końcowego karty 1. Tak więc w odpowiedzi na sygnał resetu RST mikroprocesor 18 odczytuje wskaźnik adresowy w obszarze wskaźnika adresowego 19a, następnie zawartość obszaru salda 19b, i zestawia ostatnich osiem bajtów sygnału odpowiedzi na reset ATR w celu zawarcia w nim informacji o saldzie.

Sygnał odpowiedzi na reset ATR nadawany jest za pośrednictwem interfejsów, 17 i 13, w celu przetworzenia go przez mikroprocesor 15. Program sterujący pracą mikroprocesora 15 powoduje dekodowanie sygnału o ilości środków płatniczych, otrzymywanego z interfejsu 13, i podaje wynik do sterownika 16 wyświetlacza, za pomocą którego wartość ta wyświetlana jest na wskaźniku ciekłokrystalicznym LCD stanowiącym urządzenie wskaźnikowe 7 czytnika 3.

Na fig. 6 przedstawiono sieć działań programów sterujących pracą mikroprocesorów 15 i 18. Na fig. 6a przedstawiono program dla procesora 15 zawarty w czytniku 3. Po włączeniu zasilania w kroku 21, zostają wysłane sygnał zegara CLK i sygnał resetu RST. W kroku 22 następuje sprawdzenie, czy w zadanym przedziale czasowym został odebrany sygnał odpowiedzi na reset ATR. Jeżeli NIE, to czytnik zostaje wyłączony.

Jeżeli TAK, to w kroku 23 następuje zdekodowanie sygnału odpowiedzi na reset ATR w celu otrzymania wartości salda. W kroku 24 odbywa się sprawdzenie, czy

174 932 zdekodowana informacja jest znacząca. Jeżeli nie, to w kroku 25 budowany jest i wyświetlany komunikat błędu. Jeżeli NIE, to w kroku 26 odbywa się formatowanie do wyświetlenia wartości salda, i jego wyświetlenie. Po upływie 3 sekund w kroku 27 następuje wyłączenie czytnika 3.

Na karcie 1 (fig. 6b), w kroku 28 odbywa się sprawdzenie, czy zakończył się sygnał resetu RST. Jeżeli NlE, to system czeka. Jeżeli TAK, to w korku 29 następuje odczytanie wskaźnika adresowego z obszaru wskaźnika adresowego 19a (fig. 5). Następnie w kroku 30 następuje odczyt danych pod wyznaczonym adresem 19b. Następnie w ten sposób odczytana wartość danych o saldzie jest kodowana, w kroku 31, w postaci sygnału odpowiedzi na reset ATR, który następnie zostaje nadany w kroku 32.

Na fig. 7 przedstawiono modyfikację sieci działań karty. Po kroku 32, kiedy został wysilany sygnał odpowiedzi na reset ATR, system powoduje zapisanie, w kroku 33, nowego adresu wskaźnika do wskaźnika adresowego 19a (fig. 5). Ten nowy adres podawany jest jako następny w cyklicznej sekwencji adresów, która jest przechowywana w pamięci EEPROM 19. Znaczy to, że przy następnym włączeniu zasilania do karty 1, zostanie odczytany nowy wskaźnik adresowy dla karty, który spowoduje pobranie danych spod innego adresu zakodowanego w sygnale odpowiedzi na reset ATR. Dobrana jest taka sekwencja adresów, że po każdorazowym włożeniu karty 1 w czytniku 3 wyświetlana jest inna z potrzebnych informacji. Tak więc mogą występować dwie, trzy, cztery lub więcej części informacji wyświetlanej przez czytnik 3, kolejno po każdorazowym wyjęciu i włożeniu karty 1. Przykładem innych odczytów w odmianie w postaci elektronicznego portfela może być wysokość ostatniej operacji lub wysokość kwoty obciążenia lub refundacji w banku.

Należy zauważyć, że jeżeli protokołu przestrzega się dokładnie, to karta 1 będzie znajdowała się w stanie zresetowania w ciągu 40.000 okresów zegara, i dalszą transmisję bajtów sygnału odpowiedzi na reset ATR musi rozpocząć w ciągu następnych 40.000 cykli. Zwykle stosowana prędkość zegara wynosi 3,57 MHz, zatem każda z tych liczb odpowiada 11 milisekundom. Maksymalna długość sygnału odpowiedzi na reset ATR wynosi 32 bajty, które zajmują około 35 ms, przy transmisji z prędkością 9.600 bitów na sekundę. Zatem zasilanie do karty 1 jest przez czytnik 3 podawane tylko w ciągu okresu trwającego maksymalnie 11+11+32=57 ms.

Wynika z tego, że czytnikowi 3 potrzebna jest tylko informacja nadawana jako część bajtów sygnału odpowiedzi na reset ATR wysyłanych przez kartę 1 po włączeniu zasiania. Ponieważ nie ma potrzeby wysyłania rozkazu żądania podania przez kartę 1 aktualnego salda, to nie ma w związku z tym konieczności stosowania protokołu komunikacyjnego do transmisji danych. Ponieważ karta nie ma informacji o czasie bezwzględnym, to przy zestawianiu sygnału odpowiedzi na reset ATR może pracować z bardzo małymi prędkościami zegara. Wszystkie te czynniki znacznie upraszczają konstrukcję czytnika 3, i umożliwiają wykorzystanie bardzo taniego mikroprocesora, i odpowiednich układów logicznych, dając w wyniku tanią konstrukcję. Ponieważ karta 1 wymaga zasilania tylko w ciągu krótkiego okres czasu, przy każdym wyświetlaniu wartości salda, to minimalne są wymagania w odniesieniu do baterii 11.

Do przenoszenia żądanych danych dotyczących zmiennych użytkowych można również wykorzystać inne części sygnału odpowiedzi na reset ATR, przy tym również przy innej, mniejszej lub większej ilości bajtów w części historycznej, lub też bajtów innych niż bajty do tego przeznaczone.

Zamiast stosowania mikroprocesora ogólnego przeznaczenia i pamięci programu, czytnik może zawierać wyspecjalizowany, specjalnie opracowany zespół logiczny w postaci macierzy połączonych wzajemnie bramek i współpracujących z nimi elementów układowych, zaprojektowanych w postaci na przykład układu scalonego do określonych zastosowań ASIC (Application Specific Integrated Circuit).

Czytnik może przybierać inne formy, może stanowić część'innego urządzenia, na przykład blokady zwalnianej w odpowiedzi na pewne dane przekazywane w ten sposób

174 932 z inteligentnej karty dostępu. W takich sytuacjach, wyświetlanie informacji może być zbędne.

Sprzężenie między kartą i czytnikiem może odbywać się inaczej, niż za pośrednictwem styków elektrycznych. Istnieją na przykład propozycje sprzęgania kart i czytników na zasadzie indukcji, za pośrednictwem fal radiowych lub mikrofal oraz interfejsów akustycznych, lub optycznych pracujących w podczerwieni.

Wskaźnik adresowy może być wpisywany na nowo, nawet jeśli istnieje dostęp tylko do jednego typu danych o zmiennych użytkowych. Zależnie od przeznaczenia karty te same dane (na przykład saldo) mogą być kolejno wpisywane w różnych miejscach pamięci. Ponadto, chociaż obecnie najkorzystniejsza do tego zastosowania jest pamięć EEPROM, to możliwe jest wykorzystanie również innych rodzajów pamięci.

174 932

2a	GND -
2b	VCC	J		L_
2c	VPP	J			1

2d	RST			-rw <3 r

2e	CLK
	(
21	1/0	r	1	Γ 1 ATR
	1		1

Το Τ1 τ₂

Fig. 3

Fig. 4

174 932

Fig. 5

174 932

WYŁĄCZ

Fig. 6 (b)

Fig- 6 (a)

174 932

Fig. 1

174 932

Departament Wydawnictw UP RP. Nakład 90 egz. Cena 4,00 zł

Claims

Zastrzeżenia patentowe

1. Sposób odczytu danych z karty inteligentnej, zaopatrzonej w mikroprocesor i pamięć, w której' przechowuje się dane dotyczące zmiennych użytkowych, przy czym sprzęga się czytnik z kartą i zestawia się ścieżki transmisji danych między czytnikiem a kartą, a po podłączeniu i aktywacji kontaktu przesyła się sygnał resetu i następnie sygnał odpowiedzi na reset, przeprowadza się wymianę informacji między kartą a interfejsem i następnie przeprowadza się dezaktywację kontaktu, znamienny tym, że kolejno pobiera się zawarte w pamięci (19) karty (1) potrzebne dane o zmiennych użytkowych, i włącza się te pobrane dane do sygnału odpowiedzi na reset (ATR) przekazywany z karty (1) do czy nika (3).
2. Sposób według zastrz. 1, znamienny tym, że stosuje się sygnał odpowiedzi na reset (ATR) zawierający bajty historyczne (BH - BN), przy czym w charakterze bajtów historycznych włącza się pobrane dane.
3. Sposób według zastrz. 1, znamienny tym, że w pamięci (19) karty (1) przechowuje się wskaźnik adresowy wyznaczający adres pamięci (19) danych przeznaczonych do pobrania, przy czym wskaźnik adresowy pamięci (19) odczytuje się jako przygotowawczy do pobrania tych danych.
4. Sposób według zastrz. 3, znamienny tym, że wskaźnik adresowy wpisuje się na nowo po każdym odczycie danych, cyklicznie, zgodnie z zadaną sekwencją cyklu, przy czym określone zestawy danych odczytuje się sukcesywnie, w kolejnych cyklach roboczych czytnika (3).
5. Sposób według zastrz. 1, znamienny tym, że za pomocą mikroprocesora (15) czytnika (3) samoczynnie interpretuje się dane o zmiennych użytkowych zawarte w sygnale odpowiedzi na reset (ATR).
6. Sposób według zastrz. 5, znamienny tym, że zinterpretowane dane wyświetla się na urządzeniu wskaźnikowym (7) czytnika (3).
7. Sposób według zastrz. 1, znamienny tym, że dane dotyczące zmiennych użytkowych pobranych z pamięci (19) karty (1) włącza się do sygnału odpowiedzi na reset (ATR) z zastosowaniem programu roboczego zawartego w określonym obszarze pamięci (19) karty (1), innym niż obszar tej pamięci (19), w którym przechowuje się dane dotyczące zmiennych użytkowych.
8. Sposób według zastrz. 4, znamienny tym, że przy wpisywaniu wskaźnika adresowego w pamięci (19) karty (1) po każdym odczycie danych, za pomocą programu steruje się mikroprocesorem (18) karty (1) zgodnie z zadaną sekwencją cyklu.
9. Sposób według zastrz. 1, znamienny tym, że jako dane o zmiennych użytkowych stosuje się dane odnoszące się do salda końcowego środków płatniczych na karcie (1).
10. Czytnik do odczytu danych z karty inteligentnej, zaopatrzony w baterię i układ interfejsu do sprzężenia z kartą inteligentną, jak również w układ do wytwarzania sygnału resetu oraz układ do wymiany informacji między kartą a interfejsem, znamienny tym, że jest zaopatrzony dodatkowo w środki układowe do interpretacji określonej części sygnału odpowiedzi na reset (ATR) odebranego za pośrednictwem interfejsu (13) czytnika (3) połączonego operacyjnie z interfejsem (17) karty (1) dla wydzielenia zawartych w tej części sygnału danych o zmiennych użytkowych, niezdatnych do wydawania i przekazywania rozkazów do inteligentnej karty (1), przy czym bateria (11), środki układowe do interpretacji sygnału odpowiedzi na reset (ATR) i układy interfejsów (13, 17) są ze sobą połączone.

174 932
11. Czytnik według zastrz. 10, znamienny tym, że środki układowe do interpretacji sygnału obejmują mikroprocesor (15) połączony z pamięcią (15a) wyposażoną w program sterowania mikroprocesorem (15) przy interpretacji.
12. Czytnik według zastrz. 11, znamienny tym, że do mikroprocesora (15) jest dołączony detektor (14) poboru mocy reagujący na sprzężenie karty inteligentnej (1) z czytnikiem (3), który to detektor (14) połączony jest z polem stykowym (10) i baterią (11) dla włączenia zasilania mikroprocesora (15) czytnika (3) i środków sprzęgających.
13. Czytnik według zastrz. 12, znamienny tym, że z mikroprocesorem (15) połączone jest urządzenie wskaźnikowe (7) do wyświetlania danych o zmiennych użytkowych odczytanych z karty (1).
14. Czytnik według zastrz. 10, znamienny tym, że jest mniejszy od karty inteligentnej (1) o wymiarach karty kredytowej i zaopatrzony jest w szczelinę (6), w której jest usytuowany zespół styków sprężynujących pola stykowego (10) czytnika (3), który to zespół styków po włożeniu karty inteligentnej (1) do szczeliny (6) jest połączony ze stykami pola stykowego (2) karty (1).
15. Czytnik według zastrz. 14, znamienny tym, że pamięć (19) karty (1) zaopatrzona jest w obszar wskaźnika adresowego (19a) zawierający adres danych przeznaczonych do pobrania dla włączenia do sygnału odpowiedzi na reset (ATR).
16. Czytnik według zastrz. 15, znamienny tym, że karta (1) stanowi elektroniczny portfel w systemie przelewów pieniężnych.