PL171834B1

PL171834B1 - multipleksowanego PL

Info

Publication number: PL171834B1
Application number: PL93305204A
Authority: PL
Inventors: Alain Viallevieille; Joel Conchis; Michel Seguin
Original assignee: Telediffusion De France; Telediffusion Fse
Priority date: 1992-04-22
Filing date: 1993-04-21
Publication date: 1997-06-30
Also published as: CZ261194A3; DE69305161T2; ES2095055T3; DE69305161D1; HU218537B; HUT68209A; WO1993021701A1; EP0637412B1; HU9402954D0; FR2690593A1; EP0637412A1; CZ283195B6; SK128094A3; DK0637412T3; ATE143755T1; SK279753B6; FR2690593B1

Abstract

1. Sposób transmisji i/lub synchronizacji co najmniej jednej skladowej analogowej sygnalu multipleksowanego, zawierajacego co najmniej jedna skladowa danych cyfro- wych, znamienny tym, ze wprowadza sie do sygnalu nadawczego sygnal dodatkowy niosacy informacje cyfrowe o okreslonej wydajnosci binarnej, a do tego sygnalu do- datkowego wprowadza sie znaki, przy czym przynajmniej z niektórych z nich tworzy sie sygnal synchronizacji (SYN) do synchroni- zacji co najmniej jednej skladowej analogo- wej, jak równiez informacji cyfrowych. FIG.1 PL

Description

Przedmiotem wynalazku jest sposób transmisji i/lub synchronizacji co najmniej jednej składowej analogowej sygnału multipleksowanego zawierającego jedną składową danych cyfrowych.

Znane nowoczesne systemy transmisji mają określone zależności fazowe pomiędzy sygnałami maltipleksowynemi przesyłanymi z różnych punktów. Znany jest na przykład sposób odtwarzania jednakowych multipleksowanych sygnałów analogowych w różnych punktach przez przesyłanie tego sygnału całkowicie w postaci analogowej w sieci transmisyjnej. Jest to rozwiązanie proste, ale wymaga przesyłania o dobrych parametrach analogowych i przechodzenia do postaci cyfrowej w celu dokładnego ustalenia zgodności faz przesyłanych sygnałów, na przykład przy synchronizacji modulacji fazowej.

Znane są również systemy transmisji sygnałów cyfrowych synchronizujących sygnały przesyłane przez układ cyfrowy. Nie umożliwiają one jednak synchronizacji wszystkich składowych analogowych sygnału multipleksow^ego.

Znany jest z opisu zgłoszenia europejskiego nr 0 445 027 sposób synchronizacji nadajnika, który polega na wprowadzeniu określonego opóźnienia w celu uzyskania synchronicznej sieci nadawczej z modulacją częstotliwościową. W sposobie tym sygnał ze źródła jest przetwarzany w sygnał cyfrowy przez próbkowanie częstotliwości w celu przesyłania sygnału ze źródła w postaci cyfrowej do nadajnika. Obróbka tego sygnału cyfrowego jest synchronizowana z częstotliwością próbkowania i do końcowego sygnału przesyłanego jest wprowadzane opóźnienie.

Sposób według wynalazku polega na tym, że wprowadza się do sygnału nadawczego sygnał dodatkowy niosący informacje cyfrowe o określonej wydajności binarnej, a do tego sygnału dodatkowego wprowadza się znaki, przy czym przynajmniej z niektórych z nich tworzy się sygnał synchronizacji do synchronizacji co najmniej jednej składowej analogowej, jak również informacji cyfrowych.

Synchronizuje się przy odbiorze, przy pomocy sygnału synchronizacji z jednej strony co najmniej jedną składową analogową i z drugiej strony informacje cyfrowe sygnału dodatkowego.

Dane cyfrowe w postaci cyfrowych sygnałów akustycznych nadaje się z modulacją częstotliwościową, a informacje cyfrowe sygnału dodatkowego pobiera się z multipleksera z modulacją częstotliwościową.

171 834

Informacje cyfrowe sygnału dodatkowego przesyła się w sygnale, przy czym koduje się wstępnie tak, że zmienia się fazę sygnału za każdym razem, gdy wartość transmitowanych danych systemu danych radiowych, w skrócie RDS (Radio Date System), jest równa 1.

Do sygnału dodatkowego wprowadza się znaki o czasie trwania będącym wielokrotnością okresu kilku składowych analogowych, jak również wydajności binarnej informacji cyfrowych.

Korzystnie nadaje się co najmniej jedną składową analogową będącą sygnałem o częstotliwości charakterystycznej nadawania i podczas synchronizacji przy odbiorze wytwarza się sygnał o częstotliwości charakterystycznej z generatora kształtu fali synchronizowanej przez sygnał synchronizacji.

Odczytuje się okresowo kształt fali z pamięci i podczas synchronizacji generatora kształtu fali uzyskuje się stan określony przez dane z pierwszego odczytu okresowego.

Dekoduje się co najmniej niektóre informacje cyfrowe i adresuje się sektory drugiej pamięci kształtu fali, przy czym korzystnie każdy sektor wybiera się przez adresowanie przez drugi odczyt okresowy.

Korzystnie wprowadza się znaki stanowiące część bloków rozpoczynających się od sygnału synchronizacji.

Wprowadza się znaki każdego bloku do pamięci z przesunięciem sekwencyjnym, przy czym przez sygnał synchronizacji (N + p)-tego bloku steruje się ustawieniem liczby licznika okresowego, a przez tę liczbę wytwarza się sygnał odczytu N-tego bloku.

Przez znaki tworzy się ramki.

Informacje cyfrowe sygnału dodatkowego wprowadza się w postaci bloków danych zawierających liczbę bitów różną od nominalnej liczby bitów bloku informacji sygnału dodatkowego i przy odbiorze przy pomocy pamięci o przesunięciu sekwencyjnym łączy się na styk pakiety odbieranych danych i odtwarza się ciągłość bloków informacji.

Korzystnie informacje cyfrowe sygnału dodatkowego wprowadza się w postaci bloków informacji 104 bitowych RDS o czasie trwania bloku danych równym n x 16 ms lub n x 19 bitów RDS, gdzie n jest liczbą całkowitą.

Informacje cyfrowe sygnału dodatkowego organizuje się w postaci bloków danych i wprowadza się do nich sygnał adresu związany z sygnałem synchronizacji i przez ten sygnał adresu tworzy się znacznik adresu do odczytu z pamięci bloku informacji cyfrowych sygnału dodatkowego.

Informacje cyfrowe sygnału dodatkowego organizuje się w postaci bloków danych 0 czasie trwania w stosunku różnym od liczby całkowitej względem czasu trwania bloku informacji cyfrowych sygnału dodatkowego, a przy pomocy sygnału adresowego znajduje się odstęp spowodowany tym stosunkiem.

Czas trwania bloków sygnału dodatkowego zmienia się od bloku do bloku.

Przesyła się bloki informacji cyfrowych RDS sygnału dodatkowego.

Sposób według wynalazku w sieci synchronicznej, polega na tym, że sygnał dodatkowy wytwarza się na początku sieci tak, że co najmniej jedną składową analogową synchronizuje się w ten sam sposób we wszystkich urządzeniach retransmisyjnych sieci synchronicznej.

Informacje cyfrowe sygnału dodatkowego wprowadza się za nadajnikiem na początku sieci.

Zaletą wynalazku jest zapewnienie synchronizacji wszystkich składowych analogowych sygnału multipleksowanego i dobre parametry transmisji i synchronizacji tych składowych analogowych sygnału multipleksowanego.

Przedmiot wynalazku jest uwidoczniony w przykładach wykonania na rysunku, na którym fig. 1 przedstawia w schemacie mnemotechnicznym sposób według wynalazku, realizowany w sieci radiofonicznej według normy AES/UER, fig. 2a i 2b - synchronizację bloku i strukturę bloku, fig. 3 - przykład pobierania i przesyłania sygnału RDS, fig. 4 - wykresy czasowe kodowania NRZ, fig. 5 - ogólną organizację ramki, fig. 6 - przesyłanie przy wykorzystaniu kompresji i następnie ekspansji danych akustycznych, fig. 7 - ramkę zawierającą słowo synchronizacji tworzące znacznik czasowy, fig. 8a - układ wprowadzania danych RdS na początku sieci, fig 8b - wykresy czasowe dla układu z fig. 8a, fig. 9a - układ pobierania da171 834 nych RDS z sygnału według normy AES/UER, fig. 9b - wykresy czasowe dla układu z fig. 9a, fig. lOa - generator sygnału RDS, fig. 10b - wykresy czasowe dla generatora z fig. 10a, fig. 11 - urządzenie do realizacji sposobu według wynalazku przy zastosowaniu wskaźników odczytu umieszczonych w ramce i fig. 12 - urządzenie retransmisyjne zawierające układ wprowadzania danych.

System transmisji cyfrowej ma kanały do transmisji sygnałów o częstotliwościach akustycznych i związane z nimi kanały dodatkowe, które są do dyspozycji użytkowników.

Figura 1 przedstawia schemat mnemotechniczny sposobu transmisji według wynalazku. Podstawowym elementu schematu jest łącze według normy AES/UER przedstawione w dokumencie technicznym 3250 Europejskiej Unii Radiowej. Ten system transmisji przesyła wszystkie informacje z łącza lub tylko część tych informacji. Początkowo zakłada się, ze co najmniej jeden kanał użytkowy i bity najbardziej znaczące sygnału o częstotliwości akustycznej są multipleksowane w sieci transmisji cyfrowej.

Przy nadawaniu cyfrowe informacje akustyczne podlegające przesyłaniu są dostarczane zgodnie z normą AES/UER. Dane dodatkowe, na przykład dane RDS, są multipleksowane w kanale użytkowym łącza AES/UER. Sygnał użytkowy jest formatowany zgodnie z normą AES/UER Formatowanie jest dokonywane według wynalazku przy pomocy generatora SYBG synchronizacji bloków, a dane są wprowadzane w postaci pakietów przez układ INS wprowadzania danych zgodny z protokołem wprowadzania danych według normy AES/UER.

Przesyłane informacje cyfrowe INF są wprowadzane na wejście odbiornika REC i zegarowego układu CLE pobierania danych.

Odbiornik REC dostarcza dane D do nadajnika EM, który nadaje według normy AES/UER w sieci transmisyjnej RD. Zegarowy układ CLE pobierania danych dostarcza sygnał zegarowy H do nadajnika EM, a sygnał zegarowy SF1 na wejście generatora SYBG synchronizacji bloków, na wejście generatora G częstotliwości wprowadzanych danych i na wejście układu INS wprowadzania danych.

Generator SRDS danych, na przykład danych według standardu RDS Radio Data System, otrzymuje z generatora G częstotliwości wprowadzanych danych sygnał częstotliwościowy SF2 i wytwarza na jednym wyjściu sygnał danych DRDS i na drugim wyjściu sygnał zegarowy CLRDS. Układ INS wprowadzania danych wprowadza do nadajnika EM sygnał ShDLC, który jest w ramce HDLC według normy AES/UER.

Przy odbiorze jest pobierany sygnał synchronizacji SYN bloków w celu dokładnej identyfikacji momentów o znacznej wydajności binarnej, a informacje przesyłane w pakietach są dekodowane w celu sterowania generatorem WG kształtu fali, który jest synchronizowany przez synchronizację bloków. W tym celu z sieci transmisyjnej RD są odbierane sygnały według normy AES/UER, wprowadzane na wejście układu odbiorczego RE, w którym są one demultipleksowane i w którym jest wytwarzany sygnał zegarowy HREF. Układ odbiorczy RE dostarcza demultipleksowany sygnał danych DT do jednego wejścia mikrosterownika MC i do jednego wejścia detektora synchronizacji SYNDET oraz zegarowy sygnał odniesienia HREF do drugiego wejścia detektora synchronizacji SYNDET i do drugiego wejścia mikrosterownika MC. Detektor synchronizacji SYNDET dostarcza sygnał synchronizacji SYN bloków do mikrosterownika MC. Generator WG kształtu fali otrzymuje z mikrosterownika MC sygnały WDT odpowiadające wytwarzanym kształtom fal. Generator WG kształtu fali wytwarza sygnał odczytu RD doprowadzany do mikrosterownika MC, a także sygnały o częstotliwości sterującej, akustyczne i RDS, które, tak odtworzone i dokładnie zsynchronizowane, są bezpośrednio przydatne wraz z sygnałem synchronizacji SYN bloków do realizacji na przykład publicznej emisji radiowej FM sygnałów według normy AES/UER, zwłaszcza w ramach sieci synchronizacji FM.

Kanały wykorzystujące łącze według normy AES/UER są niezależne od innych kanałów transmisyjnych zawartych w tym łączu, a mianowicie cyfrowego kanału akustycznego i kanału sygnalizacji. Z każdą próbką o częstotliwości akustycznej jest związany jeden bit użytkowy. Wówczas, gdy częstotliwość próbkowania jest Fe, osiąga się wydajność binarną Fe x Kbit/s. Podział na bloki tej wydajności binarnej jest dokonywany według wynalazku w taki sposób,

171 834 aby odtworzyć wszystkie częstotliwości potrzebne do synchronizacji podnośnych wykorzystywanych na przykład do odtwarzania multipleksowama z modulacją częstotliwościową.

W celu nadawania z synchroniczną modulacją częstotliwościową, sieć transmisyjna RD umożliwia syntetyzować, przy dokładnych zależnościach fazowych częstotliwość sterującą 19 kHz, podnośną 38 kHz i w danym przypadku podnośnąRDS 57 kHz, jak również przy zmianach informacji RDS, które mają wydajność binarną 19/16 kbitów/s.

Figury 2a, 2b i 3 pokazują, że przy nadawaniu kanał użytkowy jest podzielony na bloki, które zaczynają się od bloków synchronizacji. Taki blok synchronizacji umożliwia w prosty sposób identyfikację dokładnego momentu dla wydajności binarnej, wykorzystywanego do sterowania generatorem WG kształtu fali. Częstotliwość sterująca 19 kHz i dwie podnośne 38 kHz i 57 kHz określają całkowitą liczbę okresów w ciągu 1/19 ms.

Informacje RDS przedstawiają całkowitą liczbę bitów (19) w ciągu 16 ms.

Synchronizacja służy do identyfikacji dokładnej chwili każdego z sygnałów sinusoidalnych o częstotliwości sterującej i sygnałów podnośnych, a dla danych RDS - do identyfikacji szczególnego bitu w pakiecie η x 19 bitów w ciągu binarnym o szybkości przesyłania 19/16 kbitów/s.

Czas trwania bloków jest wybrany tak, że jest wielokrotnością 1/19 ms dla sygnałów sterujących i podnośnych oraz 16 ms dla danych RDS. Czas, który szczególnie dobrze odpowiada charakterystykom całego systemu, wynosi 64 ms. Taki blok jest przedstawiony na fig. 2a. Jeżeli częstotliwość próbkowania wynosi 32 kHz, blok zawiera 2048 bitów. Informacje są multipleksowane według normy. Początek bloku SB jest identyfikowany przez wykrycie co najmniej 7 kolejnych jedynek, po których następuje zero. Początek bloku umożliwia synchronizację generatorów kształtu fali i tworzenie sygnałów multipleksowanych identycznych we wszystkich. węzłach sieci transmisyjnej. Początek bloku umożliwia również synchronizację danych RDS Wybrany czas trwania 64 ms odpowiada 76 bitom RDS, co umożliwia wprowadzenie do pierwszego bloku 76 pierwszych bitów pierwszej ramki RDS mającej 104 bity (26 x 4), w następnym bloku 28 pozostałych bitów pierwszej ramki RDS i 48 bitów drugiej ramki RDS i tak dalej.

Bardziej ogólnie, czas trwania jednego bloku wynosi η x 16 ms, co odpowiada η x 19 bitów RDS. Do każdego bloku wprowadza się jeden lub kilka pakietów danych Pl, P2,które zawierają η x 19 bitów. W opisywanym przykładzie pojedynczy pakiet zawierający 76 bitów RDS jest wprowadzany do każdego bloku, co widać na, fig. 2b i ten pakiet jest multipleksowany przez wprowadzenie go wraz z pakietami już obecnymi w multiplekserze i pochodzącymi z innych transformacji. Dane.RDS są dostarczane przez generator SRDS danych. Układ pobierania danych umożliwia demultipleksowanie danych cyfrowych zawartych w każdym bloku i wprowadzenie ich do,pamięci mikrosterownika MC.

Generator WG kształtu fali sinusoidalnej jest uzależniony fazowo od bloku SB synchronizacji i koduje z tą samą fazą ten sam bit w różnych punktach nadawania, przy czym odniesienie czasowe jest określone przez wydajność binarną.

Figura 3 przedstawia, że bity RDS otrzymywane w bloku N, są wysyłane w czasie trwania następnego bloku N+l, przy czym bity odniesienia PN-RDS z poprzedniego bloku N są dostępne w pamięci FIFO typu pierwszy na wejściu / pierwszy na wyjściu. Pamięć FIFO ma pojemność odpowiadającą bitom RDS z p kolejnych bloków. W takim przypadku bity odniesienia PN-RDS z bloku N są dostępne na początku bloku N+p.

Synchronizacja bloku umożliwia dokładną identyfikację chwili wyjścia pierwszego bitu otrzymanego w poprzednim bloku N i przesłanie go w chwili określonej dokładnie względem bloku synchronizacji, to jest na końcu sygnału bloku synchronizacji. Na fig. 3 pierwszy bit pakietu danych RDS, zawarty w bloku N, jest wykorzystywany przez generator. WG kształtu fali od początku bloku N+l. W ten sposób dane RDS, wykorzystywane przez generator danych RDS, są takie same w całej sieci względem bloku synchronizacji kanału użytkowego. Na fig. 3 bity odniesienia PN-RDS, stanowiące pierwszy pakiet wprowadzany do bloku N, są odczytywane z taką szybkością, że 76 bitów, które on zawiera, zajmują cały czas trwania 64 ms bloku N+l, odtwarzając w ten sposób ciągłość ramek danych RDS

Figura 4 przedstawia sygnał danych przesyłanych drogą radiową według normy RDS, wykorzystując kod dwufazowy, który charakteryzuje się zmianą stanu bitu komórki, gdy przesyłane są wartości logiczne 1. Ten system ma więc dwuznaczność fazy. Kodowanie wstępne jest przeprowadzane przy nadawaniu. Polega ono na wprowadzaniu danych RDS do sygnału NRZ-M, przy czym kodowanie wstępne jest takie, że faza początkowego sygnału NRZ zmienia się za każdym razem, gdy wartość przesyłanych danych RDS jest równa 1.

Sygnał zegarowy H o częstotliwości 19/16 kHz jest synchronizowany przez bloki synchronizacji, a sygnał modulujący jest wynikiem operacji logicznej ALBO między sygnałem nRZ-M i sygnałem zegarowym H. W ten sposób jest usuwana dwuznaczność fazy.

Figura 5 przedstawia, że cyfrowe kanały akustyczne są wykorzystywane do innego multipleksowania, na przykład w systemach o zmniejszonej wydajności.

Figura 6 przedstawia sposób kompresji AUDCOMP sygnałów akustycznych i kompresji UICOMP sygnałów użytkowych przed przesłaniem ich wraz z innymi sygnałami w systemie transmisji ST, na przykład w systemie przesyłania o szybkości 2 Mbity/s, takim jak system G-704 Francuskiej Administracji Poczty i Telekomunikacji.

Następnie przed ponownym przejściem do parametrów według normy AES/UER, sygnał podlega ekspansji AUDEXP. Następuje też ekspansja UIEXP sygnałów użytkowych.

W zwykły sposób ciąg danych cyfrowych jest dzielony na ramki, pokazane na fig. 5, które zawierają informacje INF o częstotliwości akustycznej i bity użytkowe VI. Początek ramki jest identyfikowany przez słowo blokujące VT ramkę.

Figura 7 pokazuje, że ramka zawiera stałą liczbę bitów n, na przykład 6400. Pole informacji INF wewnątrz ramki zawiera więc informacje akustyczne i informacje użytkowe. Ten zespół informacji może być multipleksowany razem z innymi danymi. Słowo blokujące VT ramki i układ zegarowy umożliwiają proste demultipleksowanie informacji zawartych w ramce. Bity użytkowe UI, z fig. 5, są organizowane w niezależnym kanale i zarządzane w ten sam sposób, jak kanały użytkowe łącza AES/VER, lecz przy bardziej zmniejszonej wydajności binarnej, na przykład 2 kbity/s. Wynika z tego, w szczególności w systemie akustycznym, ze dane RDS zawarte w ramkach przekazują tylko zmiany przesyłanych danych RDS i stąd znaczne zmniejszenie wydajności binarnej, przy czym dane RDS mają w sposób naturalny dużą powtarzalność. Znane są różne algorytmy do dokonywania kompresji i ekspansji danych o częstotliwościach akustycznych. Dane użytkowe można również poddawać kompresji.

Przeprowadza się synchronizację bloków wybraną dla spełnienia tych samych warunków, co poprzednio. Czas trwania jest wybrany tak, żeby początek bloków uzależniał fazowo zespół sygnałów o określonych częstotliwościach, na przykład częstotliwości sterującej, częstotliwościach podnośnych, częstotliwości RDS, w ten sposób, że pierwszy bit każdego bloku znajduje się zawsze w tym samym miejscu w ramkach systemu transmisji. Na fig. 7 jest pokazanych 50 bitów użytkowych w ramce mającej 6400 bitów. Początek słowa bitu synchronizacji występuje na przykład w pierwszym położeniu i powtarza się w tym samym położeniu w innych ramkach, jeśli one występują.

Słowo synchronizacji może także służyć jako odniesienie dla generatorów kształtu fali dla przebiegów sinusoidalnych o częstotliwościach 19, 38 i 57 kHz, które są syntetyzowane na podstawie danych umieszczonych w pamięci stałej, która zawiera wartości różnych próbek niezbędnych do tworzenia tych przebiegów sinusoidalnych. Słowo synchronizacji służy jako wskaźnik odczytu z pamięci stałej początku następnego słowa synchronizacji.

Dane RDS są w znacznej części powtarzalne. Są one zestawione w czterech ramkach po 26 bitów, które mogą powtarzać się co 104 bity. Te 104 bity są - traktowane jako kształt fali złożonej, który jest odczytywany w pamięci z właściwą szybkością. Słowa synchronizacji służą jako wskaźniki odczytu z pamięci. Zmiana danych RDS może zachodzić z mniejszą wydajnością i jest uaktywniana na początku bloków 104 bitowych, gdy zostaje utworzony nowy blok danych. Te zmiany następują w ramkach 26 bitowych. Uzyskuje się więc sygnał okresowej kontroli nadmiarowej CRC w ramce 26 bitowej. Wydajność binarna sieci transmisyjnej jest więc zmniejszona przez to, że przesyłane są tylko dane rDs, które zmieniają się.

171 834

Figury 8a i 8b pokazują, że zegarowy układ CLE pobierania danych otrzymuje informacje INF według normy AES/UER i wytwarza sygnał SF1 o częstotliwości 32 kHz, wprowadzany do generatora G częstotliwości wprowadzanych danych, jak. również do dzielnika częstotliwości DIY dzielącego przez 2048, tworzącego generator SYBG synchronizacji bloków, z fig. 1. Generator G częstotliwości wprowadzanych danych ' wytwarza sygnał SF2 o częstotliwości 19 kHz, który jest wprowadzany do generatora SRDS danych. Sygnał SF1 jest również wprowadzany do mikrosterownika MCI, który stanowi układ INS wprowadzania danych. Dzielnik częstotliwości DIV dzieli przez 2048 sygnał SF1, aby wytwarzać przez całe 64 ms powtarzający się sygnał synchronizacji SYN. Generator SRDS danych wytwarza sygnały danych DRDS i sygnał zegarowy CLRDS o częstotliwości 19 kHz w celu umożliwienia wytworzenia przez mikrosterownik MC1 sygnału SHDLC w ramce HDLC dla wprowadzenia go do sygnałów nadajnika EM według normy AES/UER. Znormalizowana ramka HDLC zawiera wskaźnik początku RD ramki, adres AD, ośmiobitowe słowo kontrolne CO pole informacji INF, bity okresowej kontroli nadmiarowej CRC i wskaźnik końca DR ramki. Sygnał synchronizacji SYN znajduje się na początku bloku i ma postać znaku zawierającego co najmniej siedem kolejnych jedynek, po których następuje zero, przy czym każdy blok może zawierać wiele ramek.

Figura 8b pokazuje sposób przesyłania sygnału SYN umożliwiającego przesyłanie bloków zawierających 2048 bitów z szybkością 32 kbitów/s. Sygnał CLRDS umożliwia w tym samym czasie gromadzenie 76 bitów RDS. Ramka danych RDS może być umieszczona na początku bloku sygnału SHDLC i jest wprowadzana według protokołu AES/UER.

Figury 9a, 9b, lOa i lOb wyjaśniają synchronizację przy odbiorze, dokonywaną w następujący sposób. Sygnały według normy AES/UER, dostarczane przez sieć transmisyjną i pochodzące z sygnałów emitowanych przez nadajnik EM umieszczony na początku sieci, są wprowadzane na wejście odbiornika RE. Układ odbiornika RE dostarcza sygnał danych DT i sygnał zegarowy odniesienia HREF, które są wprowadzane na wejścia detektora synchronizacji SYNDET i na wejścia obwodu sprzęgającego SIU serii, połączonego z jednostką centralną CPU mikrosterownika MC2. Jednostka centralna CPU otrzymuje również sygnał synchronizacji SYN wytworzony w detektorze synchronizacji SYNDET.

Mikrosterownik MC2 wytwarza dla pamięci FIFO1 o przesunięciu sekwencyjnym na jednym wyjściu sygnał zerowania RS i na drugim wyjściu sygnał zapisu WR. Pamięć FIFO1 umożliwia uniknięcie konieczności sterowania przez mikrosterownik każdym bitem danych RDS

Sygnały odpowiadające kanałowi użytkowemu RDS są podawane na mikrosterownik MC2 do pamięci FIFOl za pośrednictwem szyny BUS1. Pamięć FIFOl odbiera sygnał odczytu RD i wytwarza sygnały DRDS danych RDS, jak również sygnał EF dla sygnalizowania do mikrosterownika MC2, że pamięć FIFO1 jest pusta. Sygnał EF wskazuje, że operacja odczytu przez pamięć poprzedniego bloku jest zakończona. Mikrosterownik MC2 wytwarza więc sygnał zerowania RS pamięci FIFO1, a następnie sygnał zapisu WR. Mikrosterownik MC2 sprawdza, czy sygnały SYN i EF przychodzą w tym samym czasie, a jeśli nie, dostarcza sygnał zerowania RS do pamięci FIFO1. Innymi słowy, do pamięci FIFO1 są wprowadzane dane tylko w momencie odczytu, a mikrosterownik MC2 zachowuje w pamięci bity RDS, które nie są jeszcze wprowadzone do pamięci FIFO1. Dekoder DEC danych RDR odbiera z mikrosterownika MC2 sygnał DRDS danych RDS. Wytwarza on sygnał odczytu CLRDS RD dla pamięci FIFO1. Dekoder DEC dostarcza dane i adresy do procesora DSP sygnału za pośrednictwem szyny BUS2. Procesor DSP sygnału otrzymuje z detektora synchronizacji SYNDET sygnał synchronizacji SYN i z odbiornika RE sygnał FECH o częstotliwości próbkowania, będącej na przykład wielokrotnością częstotliwości sygnału HREF, mianowicie 256 kHz przy 32 kHz sygnału HREF. Procesor DSP sygnału podaje do szyny BUS3 sygnały cyfrowe odpowiadające danym RDS. Dekoder DEC zawiera programowaną pamięć PROM tylko do odczytu, w której są zapamiętywane kształty fali i której działanie zostanie teraz opisane, zwłaszcza odnośnie wytwarzania fal RDS.

171 834

Procesor DSP sygnału pokazany w generatorze sygnału RDS z fig. 10a jest zaprogramowany na cykliczne wytwarzanie adresów, na przykład w kodzie 12 bitowym A0...A11 w celu cyklicznego adresowania 12 bitów adresowych o najmniejszych wagach z programowalnej pamięci PROM tylko do odczytu. Po osiągnięciu najwyższego adresu, liczba jest ponownie zerowana. Sygnał synchronizacji SYN zeruje również wspomnianą liczbę. Tak więc, gdy synchronizacja jest prawidłowa, dwa wyżej wymienione zerowania zachodzą równocześnie. W czasie zerowania bit A11 zmienia wartość. Jego detekcja umożliwia wytworzenie prawidłowego sygnału synchronizacji SY, nawet jeżeli sygnał synchronizacji SYN nie występuje w każdym okresie. Bit A11 zmienia również wartość w chwili, gdy stan licznika osiąga wartość równą połowie liczby maksymalnej. Sygnał synchronizacji SY ma częstotliwość równą częstotliwości sygnału RDS.

Figura 10b przedstawia wykresy czasowe sygnałów z układu generatora z fig. 10a.

Trzy bity A12, A13, A14 o dużych wagach z pamięci PROM na fig. 10a są adresowane przy wykorzystaniu danych RDS w taki sposób, że odtwarzają dokładnie we właściwej fazie sygnały analogowe RDS. Dekoder DEC jest synchronizowany przez sygnały zegarowe CLK z częstotliwością, która jest wielokrotnością 19 kHz i odpowiada częstotliwości synchronizacji odczytu pamięci programowalnej PROM tylko do odczytu, zawierającej próbki kształtów fal, zapamiętane uprzednio w postaci cyfrowej. Przerzutnik typuD B10 odbiera bit A11 o dużej wadze z układu wytwarzającego sygnał SY, a z wyjścia odwracającego Q przerzutnika B10 poprzez element ALBO 30, którego jedno wyjście jest uziemione, jest wytwarzany sygnał CLRDS wykorzystywany do sterowania odczytem z pamięci FIFO1. Pamięć FlFO1 (fig. 9a) dostarcza sygnały DRDS danych RDS na wejściu danych D przerzutnika BO typu D (fig. 10a), którego wyjście danych Q jest dołączone, poprzez punkt A, do wejścia danych D przerzutnika B1, którego wyjście Q jest połączone kaskadowo w ten sam sposób, poprzez punkt B, z przerzutnikiem B2, którego wyjście Q dostarcza sygnał fazy 0 do wejścia adresowego A14 pamięci PROM.

Sygnały z punktów A i B są wprowadzane na wejścia elementu ALBO 10, którego wyjście jest połączone, poprzez punkt- C, z wejściem D przerzutnika B3, połączonego kaskadowo wyjściem, poprzez punkt E, z przerzutnikiem B4 którego wyjście Q jest połączone, poprzez punkt F, z wejściem bitu A13 o wadze bezpośrednio niższej od bitu A14. Wyjście nieodwracające Q przerzutnika B3 jest dołączone, poprzez punkt E, do wejścia bitu A12 o wadze bezpośrednio niższej od bitu A13. Przebiegi w funkcji czasu sygnałów w punktach A, B, C, E i F i sygnał fazy 0 są pokazane na fig. 10b. Sygnał fazy 0 umożliwia dokładną dyskryminację fazy w kodzie NRZ-M, przedstawionym na fig. 4, podczas gdy sygnały w punktach E i F, czyli bity A12 i A13 z pamięci PROM, umożliwiają wybór pomiędzy czterema możliwymi postaciami krzywych bliskich fazowo, odpowiadających sygnałowi analogowemu odtwarzanemu z danych RDS. Wyjścia D0...D7 pamięci PRÓM dostarczają próbki odpowiadające odtwarzanej krzywej danych RDS, przedstawionej przykładowo na dole fig. 10b w odniesieniu do przebiegów czasowych sygnałów.

W celu uzyskania synchronizacji zespołu, wystarczy po prostu, żeby program procesora DSP wymusił stan licznika dostarczający bity A0...A11, określające daną liczbę, na przykładno, gdy sygnał synchronizacji SYN wskazuje czas rozpoczęcia synchronizacji. Detekcja bitu A11 czyli sygnału SY i następnie wytworzenie sygnału CLRDS uruchamia, jeśli potrzeba, odczyt pamięci FIFO1, a więc synchronizuje dokładnie w czasie, bez dwuznaczności fazy, sygnał RDS.

Została przedstawiona synchronizacja w przypadku złożoności sygnału RDS zawierającego dane, dla których dekodowanie adresu jest konieczne dla adresowania różnych stron lub różnych podbloków programowalnej pamięci PROM. Tą samą zasadę można zastosować bez dekodowania dla wytwarzania sygnałów o częstotliwościach sterujących i sygnałów podnośnych, dla których wystarczy uruchomienie licznika okresowego, takiego jak wymieniony powyżej, sterowanego bezpośrednio przez procesor DSP oraz zerowanego lub odbierającego daną liczbę, gdy sygnał synchronizacji SYN wskazuje moment synchronizacji dla tych sygnałów. W innym wykonaniu w liczniku okresowym może być ustawiana zmienna liczba, umożliwiają10

171 834 ca otrzymanie innych częstotliwości. W tym przypadku po gdy sygnale SYN następuje sygnał adresowy wskazujący, jaka liczba powinna być ustawiona w liczniku okresowym.

W przypadku synchronicznej sieci FM mającej sygnał o częstotliwości sterującej 19 kHz i częstotliwościach podnośnych 38 i 57 kHz oraz ewentualnie sygnały RDS, procesor DSP adresuje w sposób cykliczny wiele pamięci PROM lub jedną pamięć PROM o większej pojemności, przy użyciu sygnału synchronizacji SYN w taki sposób, żeby zapoczątkować na przykład na poziomie zera i w tej samej fazie wszystkie sygnały: sygnał o częstotliwości sterującej, sygnały podnośne i ewentualnie sygnały RDS w momencie synchronizacji.

Figura 11 przedstawia detektor synchronizacji SYNDET będący ośmiowyjściowym rejestrem przesuwającym, którego siedem pierwszych wyjść, jak również ósme wyjście odwrócone, są dołączone do wielokrotnego elementu NIE-120. Połączenie funkcjonalne między pamięcią FEFO1 i dekoderem DEC jest takie samo jak poprzednio, natomiast dane RDS, które są dekodowane dla adresowania programowalnej pamięci PROM, z fig. 10a, są pobierane z pamięci MEM, która może być pamięcią RAM o dostępie swobodnym mikrosterownika MC2, za każdym razem, gdy dane RDS-104 bity są modyfikowane i która jest odczytywana przez licznik okresowy sterowany przez mikrosterownik MC2.

Kanał użytkowy o małej wydajności binarnej r=2 kbity/s zawiera na przykład bloki n=1024 bitów będące blokami po 512 ms, co odpowiada 608 bitom RDS. Jeżeli dla pierwszego bloku sygnał synchronizacji SYN odpowiada na przykład liczbie 0 licznika okresowego dla następnego bloku, liczba powinna być inna, ponieważ 608 nie jest podzielne przez 104 odpowiadające 104 bitom danych RDS umieszczonych w pamięci MEM. Reszta z dzielenia 608 przez 104 wynosi 88. Dla następnego bloku sygnał synchronizacji SYN odpowiada więc liczbie 88 licznika okresowego, dla bloku następującego po nim wynosi 72 i tak dalej. Dlatego dołącza się do sygnału SYN pakiet adresu ADR, aby uzyskać znacznik umożliwiający sterowanie licznikiem okresowym przez mikrosterownik MC2. Ponieważ pakiet adresu ADR przybywa po sygnale SYN, przesuwa się o jeden blok. Wówczas gdy mikroprocesor MC2 otrzymuje sygnał SYN, dekoduje w danych DT pakiet adresu ADR, który podaje bezpośrednio lub pośrednio liczbę do wpisania do licznika okresowego dla początku następnego bloku. Nie ma potrzeby, żeby sygnał synchronizacji SYN i związany z nim pakiet adresu ADR znajdowały się na początku każdego bloku. Wystarczy, jeżeli występuje on od czasu do czasu, ponieważ jego zadaniem jest sprawdzać, czy synchronizacja jest prawidłowa. Ponadto obecność znacznika umożliwia działanie z blokami, których długość może się zmieniać w przypadku różnych bloków.

Jest szczególnie korzystne, żeby do znacznika była doprowadzana informacja o fazie, na przykład dla umożliwienia bezpośredniego sprawdzania parzystości sygnału, takiego jak sygnał RDS.

Figura 12 przedstawia urządzenie retransmisyjne zawierające odbiornik REC sygnałów według normy AES/UER i nadajnik REM do ponownego nadawania sygnałów według normy AES/UER oraz układ wprowadzania danych RDS sterowany układem zegarowym CLR o częstotliwości 32 kHz.

W sieci synchronicznej jest konieczne, żeby sygnały synchronizacji występowały w multiplekserze na początku sieci. Wprowadzenie danych RDS może być dokonywane na początku sieci lub w sieciowym urządzeniu retransmitującym, z fig. 12. W tym ostatnim przypadku nie ma potrzeby stosowania dzielnika częstotliwości DIV, z fig. 8a, ponieważ sygnał synchronizacji SYN występuje wtedy w multiplekserze AES/UER.

171 834

NRZ ο_Π_I NRZ-M _J LTU h uwwwuwwir nrz-mmi Τ21ΠΛΓΙΓΤυΗυΤΤυΐΓ

Ul

VT

INF

FIG. 5

FIG.6

AES/UER I .	AUD COMP
AES/UER		Ul COMP

	AUD ΕΧΡ
	¹ ·	Ul ΕΧΡ

FIG. 7

- ~u

-—y1 ramka₌6400 bitów

Q

CO

O

UL

SKDLC L_J ' 1 Iframe RDS 1

171 834

FECH

ńbitówRDS

171 834

32kHz

171 834

SB

-'l·

SB

64ms (η x 16bitów)

SB { PI i P2

SB

Blok N SB li

PN-RDSlPl/

EXTR
FIFO

PN-RDS) P2

FIG.3

76....3,2,1 bit 1,2...

FIG.2a

SB

FIG.2b

BlokN+1 sb —i

DIF bit 76

Departament Wydawnictw UP RP. Nakład 90 egz. Cena 4,00 zł

Claims

Zastrzeżenia patentowe

1. Sposób transmisji i/lub synchronizacji co najmniej jednej składowej analogowej sygnału multipleksowanego, zawierającego co najmniej jedną składową danych cyfrowych, znamienny tym, że wprowadza się do sygnału nadawczego sygnał dodatkowy niosący informacje cyfrowe o określonej wydajności binarnej, a do tego sygnału dodatkowego wprowadza się znaki, przy czym przynajmniej z niektórych z nich tworzy się sygnał synchronizacji (SYN) do synchronizacji co najmniej jednej składowej analogowej, jak również informacji cyfrowych.
2. Sposób według zastrz. 1, znamienny tym, że synchronizuje się przy odbiorze, przy pomocy sygnału synchronizacji (SYN) z jednej strony co najmniej jedną składową analogową i z drugiej strony informacje cyfrowe sygnału dodatkowego.
3. Sposób według zastrz. 1 albo 2, znamienny tym, że dane cyfrowe w postaci cyfrowych sygnałów akustycznych nadaje się z modulacją częstotliwościową, a informacje cyfrowe sygnału dodatkowego pobiera się z multipleksera z modulacją częstotliwościową.
4. Sposób według zastrz. 3, znamienny tym, że informacje cyfrowe sygnału dodatkowego przesyła się w sygnale (NRZ-M), przy czym koduje się wstępnie tak, że zmienia się fazę sygnału (NRZ) za każdym razem, gdy wartość transmitowanych danych systemu danych radiowych (RDS) jest równa 1.
5. Sposób według zastrz. 1, znamienny tym, że do sygnału dodatkowego wprowadza się znaki o czasie trwania będącym wielokrotnością okresu kilku składowych analogowych, jak również wydajności binarnej informacji cyfrowych.
6. Sposób według zastrz. 1 albo 2, znamienny tym, że nadaje się co najmniej jedną składową analogową będącą sygnałem o częstotliwości charakterystycznej nadawania i podczas synchronizacji przy odbiorze wytwarza się sygnał o częstotliwości charakterystycznej z generatora kształtu fali synchronizowanej przez sygnał synchronizacji (SYN).
7. Sposób według zastrz. 6, znamienny tym, że odczytuje się okresowo kształt fali z pamięci i podczas synchronizacji generatora kształtu fali uzyskuje się stan określony przez dane z pierwszego odczytu okresowego.
8. Sposób według zastrz. 7, znamienny tym, że dekoduje się co najmniej niektóre informacje cyfrowe i adresuje się sektory drugiej pamięci kształtu fali, przy czym korzystnie każdy sektor wybiera się przez adresowanie przez drugi odczyt okresowy.
9. Sposób według zastrz. 5, znamienny tym, że wprowadza się znaki stanowiące część bloków rozpoczynających się od sygnału synchronizacji (SYN).
10. Sposób według zastrz. 9, znamienny tym, że wprowadza się znaki każdego bloku do pamięci (FIFO) z przesunięciem sekwencyjnym, przy czym przez sygnał synchronizacji (N + p)-tego bloku steruje się ustawieniem liczby licznika okresowego, a przez tę liczbę wytwarza się sygnał odczytu N-tego bloku.
11. Sposób według zastrz. 8, znamienny tym, że przez znaki tworzy się ramki.
12. Sposób według zastrz. 8, znamienny tym, że informacje cyfrowe sygnału dodatkowego wprowadza się w postaci bloków danych zawierających liczbę bitów różną od nominalnej liczby bitów bloku informacji sygnału dodatkowego i przy odbiorze przy pomocy pamięci FIFO o przesunięciu sekwencyjnym łączy się na styk pakiety odbieranych danych i odtwarza się ciągłość bloków informacji.
13. Sposób według zastrz. 12, znamienny tym, że informacje cyfrowe sygnału dodatkowego wprowadza się w postaci bloków informacji 104 bitowych systemu danych radiowych (RDS) o czasie trwania bloku danych równym n x 16 ms lub n x 19 bitów systemu danych radiowych (RDS), gdzie n jest liczbą całkowitą.

171 834
14. Sposób według dstrz. i?, znamienny tym, że informacje cyfrowe sywiahi dodatkowego organizuje się w postaci bloków danych i wprowadza się do nich sygnał adresu związany z sygnałem synchronizacji (SYN) i przez ten sygnał adresu tworzy się znacznik adresu, do odczytu z pamięci bloku informacji cyfrowych sygnału dodatkowego,
15 Sposób według zastrz. 14, zyamityyy tym, ze informacje cyfrowe sygnału dodatkowego organizuje się w postaci bloków danych o czasie trwania w stosunku różnym od liczby całkowitej względem czasu trwania bloku informacji cyfrowych sygnału dodatkowego, a przy pomocy sygnału adresowego znajduje się odstęp spowodowany tym stosunkiem.
16. Sposób według zastrz. 15, zyamityyy tym, ze czas trwania bloków sygnału dodatkowego zmienia się od bloku do bloku.
17. Sposób według zastrz. 15 albo 16, zyamityyy tym, że przesyła się bloki informacji cyfrowych systemu danych radiowych (RDS) sygnału dodatkowego.
18. Sposób transmisji i/lub synchronizacji co najmniej jednej składowej analogowej sygnału multtpieksowanego, zawierającego co najmniej jedną składową danych cyfrowych, w sieci synchronicznej, zyamityyy tym, że sygnał dodatkowy wytwarza się na początku sieci tak, że co najmniej jedną składową analogową synchronizuje się w ten sam sposób we wszystkich urządzeniach retransmisyjnych sieci synchronicznej.
19. Sposób według zastrz. 18, zyamityyy tym, że informacje cyfrowe sygnału dodatkowego wprowadza się za nadajnikiem na początku sieci.