CZ283195B6 - Způsob vysílání a/nebo synchronizace alespoň jedné složky multiplexního signálu - Google Patents

Abstract

Způsob synchronizace obsahuje alespoň jeden kanál digitálních informací. Na straně vysílání se do kanálu (IRNS) vloží přídavný kanál (RDS) s digitálními informacemi, jehož znaky nesou signál synchronizace (SYN) umožňující sfázování alespoň jedné analogové složky, jakož i uvedených digitálních informací. Na straně příjmu je signál synchronizace (SYN) detekován a umožní synchronizaci uvedené analogové složky a digitálních informací přídavného kanálu. Synchronizace na straně příjmu obsahuje krok generování signálu nosné frekvence generátorem tvaru vlny (WG). ŕ

Description

Oblast techniky

Vynález se týká způsobu přenosu a/nebo synchronizace alespoň jedné složky multiplexního signálu obsahující alespoň jeden kanál digitálních dat.

Dosavadní stav techniky

Některé moderní přenosové systémy musí mít mezi multiplexními signály na různých bodech přenosu přesně vymezené fáze (synchronní FM, digitální radiovysílání DAB).

Analogové multiplexní signály, které jsou v různých bodech přenosu identické, se reprodukují tak, že tento signál je na distribuční síti přenášen integrálně v analogové formě. Toto řešení je jednoduché, ale vyžaduje výkonné analogové přenosové systémy a k přesnému sfázování signálů, např. přenášených na shodné frekvenci (v synchronní FM), musí být převedeny do digitální formy.

Známé systémy digitálního přenosu nesou informace o nastavení fáze synchronizacemi přenášenými systémem digitální distribuce. Tyto informace však nejsou dostačující ktomu, aby umožnily nastavení fáze všech analogových složek přenášeného multiplexního signálu.

Podstata vynálezu

Uvedené nedostatky do značné míry odstraňuje způsob přenosu a/nebo synchronizace alespoň jedné analogové složky multiplexního signálu s alespoň jedním kanálem digitálních dat, jehož podstata spočívá v tom, že na straně vysílání se k analogové složce multiplexního signálu generuje na začátku přenosu přídavný kanál s digitálními informacemi stanoveného binárního objemu, obsahující znaky, z nichž alespoň některé nesou signál SYN synchronizace, kteiým se sfázuje alespoň jedna analogová složka multiplexního signálu s digitálními informacemi.

Na straně příjmu se prostřednictvím signálu SYN synchronizace synchronizuje alespoň jedna analogová složka multiplexního signálu s digitálními informacemi přídavného kanálu, kde digitální data jsou data digitalizovaných akustických signálů přenosu ve frekvenční modulaci FM a digitálními informacemi jsou signály multiplexu ve frekvenční modulaci FM.

Dalším podstatným znakem je rovněž to, že se generuje přídavný kanál obsahující signály Rádio Data Systém RDS a že se generuje přídavný kanál obsahující signály Non Retům To Zero-Mark NRZ-M, jejichž fáze se překóduje pokaždé, když se hodnota odesílaných signálů Rádio Data Systém RDS rovná 1.

U znaků přídavného kanálu se znásobí délka periody alespoň části analogových složek a binárního přenosu digitálních informací a alespoň jednou analogovou složkou multiplexního signálu je signál nosné frekvence přenosu, kde signál se na straně příjmu jednak generuje generátorem WG tvaru vlny a jednak synchronizuje signálem SYN synchronizace. Alespoň některá z digitálních informací se dekóduje podle tvaru vlny a adresuje se do sektorů druhé paměti PROM, přičemž každý sektor se prohlíží adresováním druhým prostředkem cyklického čtení. Znaky přídavného kanálu, jež jsou součástí bloků, se ukládají do paměti FIFO se sekvenčním posuvem, přičemž pro N + p-tý blok, kde N je bok a p je celé číslo větší než 1, se tvoří v jeho záhlaví signál SYN synchronizace, kterým se aktivuje cyklický čítač, jenž produkuje

- 1 CZ 283195 B6 signál čtení N-tého bloku v paměti FIFO se sekvenčním posuvem, přičemž znaky přídavného kanálu jsou sestaveny do ramen.

Digitální informace přídavného kanálu se generují ve formě bloků dat, které obsahují odlišný počet bitů od nominálního počtu bitů bloku informací přídavného kanálu, kde pakety dat jsou, za účelem obnovení kontinuity bloků informace na straně příjmu, spojeny svými konci v paměti FIFO se sekvenčním posuvem. Způsob je dále charakteristický tím, že spojují bloky informací 104 bitů Rádio Data Systém RDS, což při délce bloku dat o velikosti n x 16 ms, kde n je celé číslo, představuje n x 19 bitu Rádio Data Systém RDS. Po uspořádání digitálních informací přídavného kanálu do bloku dat se vytvoří signál adresního paketu ADR, přiřazený k signálu SYN synchronizace, přičemž signál adresního paketu ADR je ukazatelem adresy čtení paměťového prvku MEM bloku digitálních informací tohoto přídavného kanálu. Signálem adresního paketu ADR se vyrovná rozdíl mezi délkou bloku dat přídavného kanálu s délkou bloku digitálních informací přídavného kanálu, kde bloky dat přídavného kanálu mají variabilní délku.

Vynález se rovněž týká použití výše definovaného způsobu v synchronní síti obsahující řídící vysílač přenosu a několik opakovačů. Použití se vyznačuje tím, že uvedený přídavný kanál je generován do začátku přenosu tak, aby alespoň jedna analogová složka byla synchronizována stejným způsobem na všech opakovačích. Digitální informace přídavného kanálu mohou být vkládány za řídicí vysílače.

Příklady provedení vynálezu

Způsob přenosu a/nebo synchronizace alespoň jedné analogové složky multiplexního signálu podle vynálezu je znázorněn na přiložených výkresech, kde představuje obr. 1 blokové schéma pro radiovysílání v normě AES/UER, obr. 2a, 2b synchronizaci bloku a vytvoření bloku, obr. 3 způsob vyjmutí a přenosu informací typu RDS, obr. 4 časový diagram kódování NRZ k odstranění neurčitosti fáze, obr. 5 obecné uspořádání rámce, obr. 6 systém komprese a dekomprese v přenosu zvukových dat, obr. 7 příklad rámce opatřeného modifikujícím slovem tvořícím časový indikátor, obr. 8a, 8b zařízení k řazení dat RDS do záhlaví přenosu a příslušné časové diagramy, obr. 9a, 9b, 10a, 10b zařízení k vyjmutí dat RDS ze signálu normy AES/UER, příslušné časové diagramy, zařízení ke generování tvaru vlny RDS a příslušný časový diagram, obr. 11 zařízení k provádění způsobu dle vynálezu s návěštím čtení vřazeným do rámce a obr. 12 příklad opakovače se zařízením ke vkládání dat.

Příklady provedení vynálezu

Systém digitálního přenosu obsahuje cesty přenosu signálů akustických frekvencí, k nimž jsou přidruženy kanály, které jsou k dispozici uživatelům. Blokové schéma zapojení obvodů dle vynálezu je znázorněno na obr. 1. Využívá rozhraní typu AES/UER, což je technický dokument 3250 Evropské rozhlasové unie a jeho dodatek č. 1.

Uvedený systém může z rozhraní přenášet všechny informace nebo jejich část. Předpokládejme, že alespoň jedna celá uživatelská cesta a nejdůležitější bity signálu akustické frekvence jsou v síti digitálního přenosu multiplexovány.

-2 CZ 283195 B6

Audiodigitální informace jsou přenášeny v normě AES/UER. Přidaná data, např. data RDS, jsou z rozhraní AES/UER na uživatelské cestě multiplexována. Tato uživatelská cesta je formátována podle normy AES/UER. Formátování dle vynálezu provádí generátor SYBG synchronizace bloků a data jsou vkládána v paketech obvodem inzerce INS, který je běžně používán a odpovídá protokolu o vkládání dat dle normy AES/UER.

Odesílané digitální informace INF jsou přiváděny na vstup přijímače REC a časovač CLE.

Přijímač odesílá data D na vysílač EM, který je přenáší v normě AES/UER do sítě přenosu RD. Časovač CLE odesílá hodinový signál H na vysílač EM a hodinový signál SF1 na generátor synchronizace bloků SYBG, na generátor frekvence vkládaných dat G a na obvod inzerce INS.

Generátor dat, např. dle standardu RDS Rádio Data Systém, označený SRDS, přijme z generátoru G signál frekvence SF2 a generuje pro obvod inzerce INS signály dat DRDS a hodinové signály CLRDS. Inzertní obvod INS odesílá na vysílač EM signál SHDLC. který je uspořádán podle rámce HPLC z výše uvedené normy. Technika vkládání je známá a je v souladu s normou AES/UER.

Na přijímací straně je signál synchronizace bloků vyjmut a slouží k přesné identifikaci význačných okamžiků binárního přenosu a informace přenášené v paketech jsou dekódovány k řízení generátorů, které jsou synchronizovány synchronizací bloků. Signály přicházející ze sítě RD v normě AES/UER jsou vedeny na vstup obvodu příjmu RE, kde jsou demultiplexovány. V obvodu RE příjmu je generován hodinový signál HREF. Obvod RE příjmu zasílá signály demultiplexovaných dat DT na mikrokontroler MC. Obvod detekce synchronizace SYNDET odesílá SYN synchronizace bloků na mikrokontroler MC. Z mikrokontroleru MC jsou signály WDT, odpovídající tvarům generovaných vln, vedeny do generátoru tvaru vlny WG. Generátor WG tvaru vlny produkuje čtecí signál RD, kteiý je vkládán do mikrokontroleru MC. Generátor sítě přenosu tvarů WG vlny produkuje signály (nosné frekvence, pomocné nosné signály RDS), které takto přetvořené a přesně synchronizované, jsou přímo využitelné se signálem SYN synchronizace, např. vysílání v synchronní FM, tj. frekvenční modulaci.

Uživatelské cesty v rozhraní AES/UER jsou na ostatních cestách přenosu v tomto rozhraní, tj. audiodigitální cesty, cesty signalizace, nezávislé. Ke každému vzorku akustické frekvence je přidružen jeden uživatelský bit. Jestliže frekvence vzorkování je Fe, disponujeme přenosem Fe x kbitů/s. Rozdělení tohoto binárního přenosu do bloků je dle vynálezu provedeno obnovením všech frekvencí nutných k synchronizaci pomocných nosných, užitých k rekonstrukci např. multiplexu FM.

K přenosu v synchronní frekvenční modulaci musí přenosová síť RD v přesných fázových poměrech spojit řídící frekvenci 19 kHz, pomocnou nosnou 38 kHz a převod informací RDS o výkonu 19/16 kbitů/s.

Na straně vysílání je uživatelská cesta rozdělena do bloků, na jejichž počátku je synchronizace bloku - viz obr. 2a, 2b, 3.

Synchronizace bloku umožňuje jednoduchým způsobem identifikovat přesný okamžik binárního přenosu, který je využit k aktivaci generátoru WG tvaru vlny.

Řídící frekvence 19 kHz a obě výše uvedené pomocné nosné 38 a 57 kHz, prezentují celkový počet period každou 1/19 ms.

Informace RDS prezentují celkový počet bitů (19) každých 16 ms.

-3 CZ 283195 B6

Synchronizace slouží k identifikaci přesného okamžiku každého sinusového signálu řídicí frekvence a pomocných nosných a k identifikaci specifického bitu v paketech n x 19 bitů binárního souboru 19/16 kbitů/s informací RDS.

Délka bloků je volena tak, aby byla společným násobkem 1/19 ms řídicí a pomocné nosné a 16 ms RDS. Délka, která zejména vyhovuje charakteristikám celého systému, je 64 ms. Takový blok je znázorněn na obr. 2a. Jestliže frekvence vzorkování je 32 kHz, blok obsahuje 2048 bitů. Informace mohou být multiplexovány v souladu s normou. Počátek bloků je identifikován detekcí nejméně sedm jedniček jdoucích po sobě a následovaných nulou. Tento počátek bloku SB umožňuje synchronizovat generátory WG tvaru vlny a vytvářet multiplexní signály, které jsou identické na všech bodech přenosu. Počátek rámce umožňuje rovněž synchronizovat data RDS. Výše zvolená délka 64 ms odpovídá 76 bitům RDS, což umožňuje vložit do prvého bloku 76 prvých bitů prvého rámce RDS 104 bitů (26 x 4), do následujícího bloku zbývajících 28 bitů z prvého rámce RDS a 48 bitů druhého rámce atd.

Zpravidla je délka jednoho bloku n x 16 ms, což odpovídá n x 19 bitům RDS. Do každého bloku se vkládá jeden nebo více paketů Pl, P2 atd., které obsahují n x 19 bitů. V popisovaném příkladu je vkládán do každého bloku - viz obr. 2 - jediný paket se 76 bity RDS a tento paket je multiplexován přiřazením k paketům, které již jsou vmultiplexu a pochází z jiných aplikací. Data RDS přichází z výše uvedeného generátoru SRDS dat. Vyjmutí dat, které je provedeno v obvodu RE příjmu, umožňuje demultiplexovat digitální data vložená do každého bloku a řadit je do paměti mikrokontroleru MC.

Generátory WG sinusového tvaru vlny jsou ovládány fází SB synchronizace bloku. Kromě toho generátor SRDS dat musí kódovat na stejné fázi tentýž bit a časová reference je vytvořena výkonem binárního přenosu.

Jak je zřejmé z obr. 3, bity RDS, obsažené v bloku N, jsou odesílány v průběhu délky následujícího bloku (N + I). Na počátku bloku N + 1 jsou bity RDS označené PNRDS, předcházejícího bloku N, uloženy v paměti typu prvý vstup/prvý výstup FIFO a řazeny v pořadí. Kapacita paměti FIFO odpovídá bitům RDS p bloků. V tomto případě jsou bity RDS, zde označené PNRDS, bloku N, umístěny na počátku bloku (N + 1).

Synchronizace bloku umožňuje přesně identifikovat okamžik výstupu prvého bitu z bloku N a přesunout jej v přesném okamžiku, tj. na konci synchronizace bloku. Jak je znázorněno na obr. 3, prvý bit paketu RDS v bloku N je od počátku bloku (N + 1) zpracováván generátorem WG tvaru vlny. Informace RDS, zpracovávané tímto způsobem generátorem bloku RDS, jsou vzhledem k synchronizaci bloku uživatelské cesty v celé síti stejné. Na obr. 3 je rovněž zřejmé, že paket dat PNRDS, tvořící prvý paket v bloku N, je čten takovou rychlostí, aby všech 76 bitů, které jsou v něm obsaženy, zaujalo celou délku (64 ms) bloku (N + 1) a tím se vytvořila kontinuita rámců RDS.

Signál dat radiovysílání vnořme RDS užívá dvoufázový kód, který při přenášení 1 má uprostřed bitového uspořádání přechod. Tento systém tedy obsahuje neurčitost fáze. Proto je mimo výše uvedeného prováděno na straně vysílání překódování. Spočívá v převedení informací RDS na NRZ-M a je provedeno tak, že fáze signálu NRZ je změněna pokaždé, kdy hodnota přenášených dat RDS je rovna 1.

Hodinový signál H v normě RDS 19/16 kHz je synchronizován výše uvedenými synchronizacemi bloku a modulující signál RDS je součtem ze signálu NRZ-M a hodinového signálu H.

Tímto způsobem je odstraněna neurčitost fáze.

Audiodigitální cesty jsou převáděny do dalších multiplexů, které jsou např. užívány pro systémy s nižším přenosovým výkonem - viz obr. 5. V tomto případě je nutné podle obr. 6 provést obvyklým způsobem kompresi AUDCOMP akustických informací a kompresi UICQMP uživatelských cest, před jejich odesláním spolu s dalšími signály do přenosového systému ST, např. do přenosového systému 2 Mbit/s, jakým je G 704 Správy pošt a telekomunikací francouzské republiky.

Před návratem do normy AES/UER je signál známým způsobem v AUDEXP dekompresován a jsou dekompresovány uživatelské cesty UIEXP.

Sled digitálních dat je rozdělen do rámců, které obsahují informace akustické frekvence INF a uživatelské bity UI. Počátek rámce je identifikován zabezpečovacím členem VT. Rámec obsahuje konstantní počet n bitů, např. 6400 bitů (obr. 7). Podle informací INF tohoto rámce tak obsahuje akustické informace a uživatelské informace UI. Tento soubor informací může být multiplexován s dalšími daty. Zabezpečovací člen VT rámce a bit časového údaje umožňují snadno demultiplexovat informace obsažené v rámci podle obr. 5. Uživatelské bity UI jsou uspořádány v nezávislém kanálu a jsou vedeny stejným způsobem jako uživatelské cesty z rozhraní AES/UER, avšak při menším binárním výkonu, např. 2 kbity/s. To zejména v systému audio předpokládá, aby signál RDS, obsažený v rámcích, nesl na vysílací straně jen modifikace signálu RDS, což vede k významnému snížení výkonu.

Komprese a dekomprese dat akustických frekvencí se provádí různými známými algoritmy, komprese téměř okamžitá atd. Rovněž uživatelská data mohou být kompresována.

Synchronizace bloků se provádí pokud možno za stejných podmínek jako ve výše popsaném případě. Délka je volena tak, aby počátek bloků fází ovládl soubor významných signálů frekvence, nosné frekvence, pomocné nosné, frekvence RDS a aby prvý bit každého bloku se vždy nacházel na stejném místě rámce. V příkladu znázorněném na obr. Ί je 50 uživatelských bitů U0...U49 v rámci 6400 bitů. Počátek modifikujícího členu bitu přichází např. v UI a opakuje se na stejné pozici v dalších rámcích, pokud je tam umístěn.

Modifikující člen tak může sloužit jako návěšť k synchronizaci generátorů tvaru vlny pro sinusoidy 19, 38 a 57 kHz, které jsou vytvářeny permanentní pamětí obsahující vzorky nutné k vytvoření těchto sinusoid. Modifikující člen slouží jako návěšť ke čtení z permanentní paměti do příchodu následujícího modifikujícího členu.

Informace RDS jsou z velké části opakovatelné. Jsou uspořádány do čtyřech rámců o 26 bitech, které se mohou opakovat každých 104 bitů. Těchto 104 bitů je považováno jako tvar úplné vlny, která je vhodnou rychlostí člena zpaměti. Modifikující členy i v tomto případě slouží jako návěšť čtení zpaměti. Změna informací RDS může být provedena při pomalejším přenosu a je aktivována na počátku bloků o 104 bitech, jakmile byl vytvořen nový blok. Tyto změny se provádí po rámcích o 26 bitech. V každém rámci o 26 bitech je umístěn signál cyklické kontroly redundance CRC. Binární přenos na distribuční síti je tak snížen tím, že přenáší jen informace RDS, které mění.

Jak je znázorněno na obr. 8a a 8b, na obvod časovače CLE přichází signál INF v normě AES/UER a časovač produkuje signál SF1 kmitočtu 32 kHz, vedený do generátoru G frekvence dat a do děliče frekvencí DIV (2048 krát), tvořící výše uvedený obvod generátoru SYBG synchronizace bloku. Generátor kmitočtu G generuje signál SF2 frekvence 19 kHz, vedený do generátoru SRDS dat RDS. Signál SF1 je rovněž veden do mikrokontroleru MC1, který tvoří obvod inzerce INS. Dělič frekvencí DIV dělí 2048 krát signál SF1 a produkuje každých 64 ms signál SYN synchronizace. Generátor SRDS dat RDS produkuje signály dat DRDS a hodinový signál CLRDS 19 kHz. Tím umožní mikrokontroleru MC1 produkovat signál SHDLC podle rámce HPLC, vloženého do signálů vysílače EM v normě AES/UER. Je vhodné připomenout, že

- 5 CZ 283195 B6 normalizovaný rámec HPLC obsahuje křídelní značku počátku rámce DR, adresu AD, jeden oktet kontroly CO, podle informací INF, bity cyklické kontroly redundance CRC a křídelní značku konce rámce DR'. Synchronizační signál SYN se nachází v záhlaví bloku ve tvaru znaku obsahujícího nejméně sedm po sobě jdoucích 1 před 0 . Každý blok může obsahovat několik 5 rámců.

Signál SYN přenáší bloky 2048 bitů přenosovou rychlostí 32 kbitů/s - viz obr. 8b. Signál CLRDS během stejné doby přenese 76 bitů RDS. Rámec RDS může být umístěn na počátku bloku a je vkládán dle protokolu AES/UER.

Synchronizace na straně příjmu je znázorněna na obr. 9a, 9b, 10a a 10b. Formátované signály z digitální sítě jsou přenášeny vysílačem EM a přiváděny na vstup přijímače RE. Obvod přijímače RE vysílá signál demultiplexovaných dat DT a hodinový signál HREF, které jsou vedeny na vstupy obvodu detekce synchronizace SYNDET a na vstupy obvodu rozhraní řady •5 SRJ, propojeného s centrální jednotkou CPU mikrokontroleru MC2. Centrální jednotka CPU přijímá rovněž synchronizační signál SYN generovaný obvodem detekce synchronizace SYNDET.

Mikrokontroler MC2 generuje pro paměť se sekvenčním posuvem FIFO1 signál vynulování RS 20 a signál zápisu WR. Paměť FIFO1 zabrání přetížení mikrokontroleru MC2, který nemusí sledovat každý bit signálů RDS.

Signály uživatelského kanálu RDS jsou zmikrokontroleru MC2 vedeny sběrnicí BUŠI do paměti FIFO1. Do paměti FIFO1 přichází signál čteni RD a uvedená paměť generuje signály 25 DRDS dat RDS a signál EF, kterým se na mikrokontroler MC2 indikuje, že paměť je prázdná.

Signál EF indikuje, že paměť ukončila čtení předcházejícího bloku. Mikrokontroler MC2 generuje signál vynulování RS paměti FIFO1 a poté signál zápisu WR. Mikrokontroler MC2 ověří, zda signály SYN a EF přichází současně a v opačném případě provede vynulování RS paměti FIFO1. Paměť FIFO1 je tedy naplněna jen v okamžiku jejího čtení a mikrokontroler MC2 30 zadržuje ty bity RDS, které ještě nejsou vloženy do paměti FIFO1 . Mikrokontroler MC2 odesílá signál DRDS dat RDS do dekodéru PEC, který pro paměť FIFO1 generuje signál CLRDS čtení RD. Dekodér PEC odesílá data a adresy sběrnicí BUS2 do signálového procesoru DSP. Uvedený procesor DSP přijímá z obvodu SYNDET signál synchronizace SYN a z přijímače RE frekvenci vzorkování FECH, například násobek hodinového signálu HREF, zejména 256 kHz pro hodinový 35 signál HREF 32 kHz. Signálový procesor DSP vyšle do sběrnice BUS3 digitální signály dat

RDS. Dekodér PEC rovněž obsahuje programovatelnou paměť PROM, do které jsou vkládány tvary vlny. Následuje popis způsobu generování vln RDS.

Signálový procesor DSP je naprogramován k cyklickému generování adres, např. ve 40 dvanáctibitovém kódu A0...A11 acyklicky adresuje dvanáct váhově nejnižších bitů adresy programovatelné paměti PROM. Jakmile je dosaženo nejvyšší adresy, je čítač vynulován. Rovněž signál synchronizace SYN vynuluje uvedený čítač. Synchronizace je přesná tehdy, kdy obě vynulování proběhnou současně. Při vynulování bit Al 1 mění hodnotu. Detekce změny pak umožní generovat signál synchronizace SY, který se objeví i když signál SYN neprobíhá v každé 45 periodě. Bit Al 1 rovněž změní hodnotu, jakmile čítač dosáhne poloviny maximálního počtu.

Signál SY má tedy stejnou frekvenci jako signál RDS - viz časový diagram na obr. 10b.

K úplnému přetvoření asfázování analogových signálů RDS podle obr. 10a jsou s užitím dat RDS použity váhově nejvyšší bity adresy A12, A13, A14 paměti PROM. Hodinové signály CLK 50 udržují rychlost dekodéru PEC na frekvenci, která je násobkem 19 kHz a která odpovídá frekvenci rychlosti čtení v programovatelné paměti PROM, obsahující tvary vzorkovaných vln převedených do digitální formy. Na váhu typu D BIO je z výše uvedeného procesoru přiveden váhově vysoký bit Al 1, tvořící signál SY a z invertního výstupu váhy BIO (brána OU označená 30, jejíž vstup je připojený na kostru) je získán signál CLDRS. Tento signál ovládá čtení RD

-6CZ 283195 B6 z paměti FIFO1. Paměť FIFO1 odesílá signály DRDS dat RDS na vstup dat D váhy B0 typu D, jejíž výstup dat Q, bod A, je připojen na vstup dat D váhy BI, jejíž výstup O, bod B, je připojen stejným způsobem na váhu B2, z jehož výstupu O odchází signál fáze (φ) ke vstupu k adrese A14 paměti PROM (bit nejvyšší váhy).

Signály na bodech A aB vstupují do brány OU (odkaz 10), jejíž výstup (bod C) je veden do vstupu P váhy B3. Výstup váhy B3 (bod E) je zapojen na váhu B4, jejíž výstup Q (bod F) je propojen na vstup A13 (bit váhy bezprostředně nižší než bit A14). Neinvertní výstup Q z váhy B3 (bod E) je propojen se vstupem adresy A12 (bit váhově nižší než bit A13 paměti PROM). Obr. 10 znázorňuje časový diagram signálů na bodech A, B, C, E aF a signálu fáze (φ). Signál fáze (φ) přesně rozliší fázi v kódu NRZ-M, zmíněném při popisu obr. 4. Signály na bodech E a F (bit A12 a A13 paměti PROM) umožňují provést výběr mezi čtyřmi možnými tvary křivek (k blízké fázi) vhodnými pro přetvořený analogový signál dat RDS. Z výstupů D0...D7 paměti PROM odcházejí vzorky odpovídající obnovené křivce dat RDS (jako příklad je spolu s časovými diagramy signálů znázorněna ve spodní části obr. 10b). K dosažení synchronizace souboru postačí, aby program procesoru DSP řídil čítač poskytující adresy A0...A11 k určenému výpočtu, např. k výpočtu 0, jakmile signál synchronizace SYN indikuje čas počátku synchronizace. Detekce bitu All (signál SY) a následné generování signálu CLRDS aktivuje čtení v paměti FIFO1 a tím i přesnou synchronizaci signálu RDS v čase a bez neurčitosti fáze.

Popisovaná synchronizace byla zjevně komplikována signálem RDS, obsahujícím data. V tomto případě je nutné provést dekódování adresy, bez kterého nelze adresovat různé soubory programovatelné paměti PROM. Pro generování signálů nosných frekvencí a pomocných nosných lze použít stejný způsob bez uvedeného dekódování. V takovém případě postačí, aby procesor DSP aktivoval výše uvedený cyklický čítač k vynulování, nebo nastavení určitého počtu, jakmile signál SYN synchronizace indikuje pro tyto signály okamžik synchronizace. Cyklický čítač může být případně nastaven na variabilní počet, což umožní získat jiné frekvence.

V tomto případě za signálem SYN následuje signál adresy s uvedením hodnoty, na kterou má být cyklický čítač nastaven.

V případě synchronní sítě FM s nosnou frekvenci 19 kHz, pomocných nosných 38 kHz a 57 kHz (RDS), procesor DSP cyklicky ovládá několik pamětí PROM, nebo jednu paměť PROM větší kapacity tak, aby všechny signály, tj. nosné frekvence, pomocných nosných a případně signály RDS, byly v okamžiku synchronizace signálem SYN ve stejné poloze, např. na pozici nuly.

Obvod SYNDET, znázorněný na obr. 11 je registr s posuvem sosmi výstupy. Prvých sedm výstupů a osmý inverzní vstupují do invertní brány 20. Funkční vztah mezi pamětí FIFO1 a dekodérem PEC je zde stejný, jak bylo popsáno výše. Naopak data RDS, která jsou k adresování programovatelné paměti PROM podle obr. 10a dekódována, jsou vyjímána z paměti MEM, kterou může být paměť s libovolným výběrem RAM mikrokontroleru MC2. Uvedená paměť může být oživována při každé modifikaci dat RDS (104 bitů) a je čtena cyklickým čítačem, který je ovládán mikrokontrolerem MC2.

Dejme tomu, že užitkový kanál s malou přenosovou rychlostí r=2 kbity/s obsahuje bloky n=1024 bitů délky 512 ms, což odpovídá délce 608 bitů RDS. Jestliže signál SYN synchronizace v prvém bloku odpovídá například hodnotě 0 cyklického čítače, pak v dalším bloku musí být číselná hodnota jiná, neboť 608 není dělitelné 104, 104 bitů informace RDS uložené v paměťovém prvku MEM. Zbytkem dělení 608 ku 104 je 88. Signál synchronizace pro následující blok tedy odpovídá hodnotě 88 cyklického čítače, pro další 72 atd. K signálu SYN se tedy připojuje adresní paket ADR, který jako návěšť řídí cyklický čítač mikrokontroleru MC2. Protože adresní paket ADR přichází za signálem SYN, posunuje se z bloku. Mikrokontroler MC2 po obdržení signálu SYN dekóduje v datech DT adresní paket ADR. který přímo nebo nepřímo poskytne hodnotu, která bude zapsána do cyklického čítače pro počátek následujícího bloku.

-7CZ 283195 B6

Signál synchronizace SYN s přidruženým adresním paketem ADR se nemusí vyskytovat na začátku každého bloku. Jeho funkcí je kontrola správného průběhu synchronizace a z toho důvodu může být zařazován nepravidelně.

Je zejména výhodné, aby k návěsti byla připojena fázová informace. To například umožní přímo ověřovat vyrovnanost signálu, jakým je signál RDS.

Na obr. 12 je znázorněn opakovač opatřený přijímačem REC signálů v normě AES/UER, vysílačem REM. který vysílá signály v normě AES/UER, obvodem vkládání dat RDS. který je řízen časovačem CLR 32 kHz.

Dle vynálezu je pro synchronní obvod nutné, aby se signály synchronizace vyskytovaly v multiplexu na začátku přenosu. Data RDS mohou být vložena na začátku nebo v opakovači za řídicí vysílač, jak je znázorněno na obr. 12.

V takovém případě není nutný obvod DIV (obr. 8a), protože multiplex AES/UER již obsahuje signál synchronizace.

Claims (15)

1. PATENTOVÉ NÁROKY

   1. Způsob přenosu a/nebo synchronizace alespoň jedné analogové složky multiplexního signálu s alespoň jedním kanálem digitálních dat, vyznačující se tím, že na straně vysílání se k analogové složce multiplexního signálu generuje na začátku přenosu přídavný kanál s digitálními informacemi stanoveného binárního objemu, obsahující znaky, z nichž alespoň některé nesou signál (SYN) synchronizace, kterým se sfázuje alespoň jedna analogová složka multiplexního signálu s digitálními informacemi.
2. 2. Způsob podle nároku 1, vyznačující se tím, že na straně příjmu se prostřednictvím signálu (SYN) synchronizace synchronizuje alespoň jedna analogová složka multiplexního signálu s digitálními informacemi přídavného kanálu.
3. 3. Způsob podle nároků la2, vyznačující se tím, že digitální data jsou data digitalizovaných akustických signálů přenosu ve frekvenční modulaci (FM) a digitálními informacemi jsou signály multiplexu ve frekvenční modulaci (FM).
4. 4. Způsob podle nároku 1, vyznačující se tím, že se generuje přídavný kanál obsahující signály Rádio Data Systém.
5. 5. Způsob podle nároku 1, vyznačující se tím, že se generuje přídavný kanál obsahující signály Non Retům To Zero-Mark, jejichž fáze se překóduje pokaždé, když se hodnota odesílaných signálů Rádio Data Systém rovná 1.
6. 6. Způsob podle některého z předcházejících nároků, vyznačující se tím, že se u znaků přídavného kanálu znásobí délka periody alespoň části analogových složek a binárního přenosu digitálních informací.
7. 7. Způsob podle některého z předcházejících nároků, vyznačující se tím, že alespoň jednou analogovou složkou multiplexního signálu je signál nosné frekvence přenosu, kde signál se na straně příjmu jednak generuje generátorem (WG) tvaru vlny a jednak synchronizuje signálem (SYN) synchronizace.

   - 8 CZ 283195 B6
8. 8. Způsob podle některého z předcházejících nároků, vyznačující se tím, že alespoň některá z digitálních informací se dekóduje podle tvaru vlny a adresuje do sektorů druhé paměti (PROM), přičemž každý sektor se prohlíží adresováním druhým prostředkem cyklického čtení.
9. 9. Způsob podle některého z předcházejících nároků, vyznačující se tím, že znaky přídavného kanálu, jež jsou součástí bloků, se ukládají do paměti se sekvenčním posuvem (FIFO), přičemž pro N + p-tý blok, kde N je blok, p je celé číslo větší než 1, se tvoří v jeho záhlaví signál (SYN) synchronizace, kterým se aktivuje cyklický čítač, jenž produkuje signál čtení N-tého bloku v paměti se sekvenčním posuvem (FIFO).
10. 10. Způsob podle některého z nároků laž8, vyznačující se tím, že znaky přídavného kanálu jsou sestaveny do ramen.
11. 11. Způsob podle některého z předcházejících nároků, vyznačující se tím, že digitální informace přídavného kanálu se generují ve formě bloků dat, které obsahují odlišný počet bitů od nominálního počtu bitů bloku informací přídavného kanálu, kde pakety dat jsou za účelem obnovení kontinuity bloků informace na straně příjmu spojeny svými konci v paměti se sekvenčním posuvem (FIFO).
12. 12. Způsob podle nároku 11, vyznačující se tím, že se spojují bloky informací 104 bitů Rádio Data Systém, což při délce bloku dat o velikosti n x 16 ms, kde n je celé číslo, představuje n x 19 bitů Rádio Data Systém.
13. 13. Způsob podle některého z předcházejících nároků, vyznačující se tím, že po uspořádání digitálních informací přídavného kanálu do bloku dat se vytvoří signál adresního paketu (ADR), přiřazený k signálu (SYN) synchronizace, přičemž signál adresního paketu (ADR) je ukazatelem adresy čtení paměťového prvku (MEM) bloku digitálních informací tohoto přídavného kanálu.
14. 14. Způsob podle nároku 13, vyznačující se tím, že signálem adresního paketu (ADR) se vyrovná rozdíl mezi délkou bloku dat přídavného kanálu s délkou bloku digitálních informací přídavného kanálu.
15. 15. Způsob podle nároku 14, vyznačující se tím, že bloky dat přídavného kanálu mají variabilní délku.