EP0637412A1 - Procede de transmission et/ou de synchronisation d'au moins une composante d'un signal multiplex. - Google Patents

Procede de transmission et/ou de synchronisation d'au moins une composante d'un signal multiplex.

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EP0637412A1
EP0637412A1 EP93911809A EP93911809A EP0637412A1 EP 0637412 A1 EP0637412 A1 EP 0637412A1 EP 93911809 A EP93911809 A EP 93911809A EP 93911809 A EP93911809 A EP 93911809A EP 0637412 A1 EP0637412 A1 EP 0637412A1
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EP
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signal
additional channel
rds
digital information
block
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Alain Viallevieille
Jo L Conchis
Michel Seguin
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Telediffusion de France ets Public de Diffusion
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    • H04H2201/13—Aspects of broadcast communication characterised by the type of broadcast system radio data system/radio broadcast data system [RDS/RBDS]

Definitions

  • the present invention relates to a method of transmission and / or synchronization of at least one component of a multiplex signal comprising at least one digital data channel.
  • Certain modern broadcasting systems must have precise phase relationships between the multiplex signals broadcast from different points (synchronous FM, DAB digital broadcasting).
  • Digital transport systems are also known which present information on the phasing of the signals transmitted from the synchronizations carried by the digital distribution system. However, this phasing information is not sufficient to allow the phasing of all the analog components of the broadcast multiplex signal.
  • the present invention relates to a method making it possible to avoid these drawbacks.
  • the invention thus relates to a method of transmission and / or synchronization of at least one analog component of a multiplex signal comprising at least one digital data channel characterized in that it comprises the steps of inserting into the transmission a canal additional likely to include digital information having a given bit rate, said additional channel comprising patterns at least some of which include a synchronization signal allowing the phasing of at least one analog component as well as said digital information.
  • the method may include a step of synchronizing on reception, from said synchronization signal on the one hand, at least one said analog component, and on the other hand, the digital information of the additional channel.
  • the digital data is advantageously that of digitized audio channels of an FM frequency modulation broadcast, the digital information of the additional channel being that of an FM multiplex.
  • the digital information of the additional channel may be RDS information.
  • the digital information of the additional channel is advantageously transmitted in NRZ-M, the precoding being such that the phase of the NRZ signal is changed each time the value of the RDS data to be transmitted is equal to 1, which makes it possible to remove the ambiguity of reception phase.
  • the patterns of the additional channel advantageously have a duration multiple of the period of several analog components as well as the bit rate of the digital information.
  • At least one said analog component may be a frequency signal characteristic of a transmission and the step of synchronization on reception may include a step of generating said characteristic frequency signal from a synchronized waveform generator. from said synchronization signal.
  • Said waveform generator can be digital and comprise a first means of cyclic reading of a waveform memory and said synchronization of the waveform generator can consist in bringing the first cyclic reading means to a given state.
  • the method may include a step of decoding at least some of said digital information to address sectors of a second waveform memory, each sector being able to be scanned by addressing by a second cyclic reading means.
  • Said patterns can advantageously be part of blocks starting with said synchronization signal.
  • the method can then include a step of memorizing the patterns of each block in a sequential shift memory, the synchronization signal of the (N + p) th block (with p integer greater than or equal to 1) being used to control the setting to a specified count of a cyclic counter, said specified count producing a read signal of the Nth block contained in the sequential shift memory.
  • Said patterns can be arranged in frames.
  • the digital information of the additional channel is inserted in the form of data blocks comprising a number of bits different from the nominal number of bits of an information block of the additional channel and the method comprises a step of setting implementation, on reception, of a sequential shift memory in which the received data packets are connected end to end so as to reconstruct the continuity of the information blocks.
  • the duration of the data blocks is equal to n ⁇ 16 ms (with n integer), ie n ⁇ 19 bits RDS.
  • the digital information of the additional channel can be organized in the form of data blocks and the method then comprises a signal. address associated with said synchronization signal, the address signal constituting a read address pointer of a storage element of a block of digital information of the additional channel.
  • the duration of a block of data of the additional channel may then not be entirely related to the duration of a block of digital information of the additional channel, the address signal then being such that it makes it possible to catch the 'deviation due to the non-integer relationship between said durations.
  • the duration of the blocks of the additional channel can be variable from one block to another.
  • the address signal also makes it possible to make up for the difference due to variations in the duration of the blocks.
  • the additional channel may have a bit rate, for example 2 kbit / s allowing the transport of RDS digital information blocks of the additional channel.
  • the invention also relates to an application of the method as defined above in a synchronous network comprising a head end transmitter and a plurality of repeaters, characterized in that said additional channel is generated at the head of the network so that at least one analog component is synchronized in the same way in all repeaters.
  • the digital information of the additional channel can be inserted downstream of the head transmitter of the network.
  • - Figure 1 a block diagram illustrating the method according to the invention implemented in a broadcasting network implementing the AES / EBU standard; - Figures 2a and 2b, respectively the synchronization of a block, and the constitution of a block; - Figure 3 an example of extraction and dissemination of RDS type information;
  • - Figure 6 a transmission using a compression system and audio data expansion
  • - Figure 7 an example of a frame comprising a synchronization word constituting a time pointer
  • FIG. 9a, 9b, 10a and 10b respectively a device for extracting RDS data from a signal according to the AES / EBU standard, the corresponding timing diagrams, a RDS waveform generation device, and the timing diagram correspondent;
  • a device for implementing the method according to the invention in the variant has read pointers which are incorporated in a frame; - And Figure 12, an example of a retransmitter with a data insertion device.
  • a digital transmission system has channels for transmitting audio signals and, associated with these channels, additional channels which are available to users.
  • a block diagram of the transmission chain according to the invention is given in FIG. 1. The diagram is constructed around an AES / EBU type interface (technical document 3250 of the European Broadcasting Union and supplement No. 1 to this technical document).
  • the transmission system used can transmit all the information of the interface or a only part of this information. First, it is assumed that the entirety of at least one user channel and the most significant bits of the audio signal are multiplexed in the digital transmission network.
  • the digital audio information to be transmitted is provided to the AES / EBU standard.
  • Additional data for example RDS data, is multiplexed in a user channel of the AES / EBU interface.
  • This user channel is formatted according to the AES / EBU standard.
  • This formatting is carried out according to the invention by a block synchronization generator SYBG and the data is inserted in packets by an insertion circuit INS known per se and corresponding to the insertion protocol provided for by the above-mentioned AES / EBU standard.
  • the digital information to be transmitted INF is introduced at the input of a receiver REC and of a clock extractor CLE.
  • the receiver supplies data D to the transmitter EM which transmits in standard AES / EBU in a broadcasting network RD.
  • the clock extractor CLE supplies a clock signal H to the transmitter EM and a clock signal SF1 on the one hand to the block synchronization generator SYBG, on the other hand to the frequency generator of the data to be inserted G and finally to an INS inserter.
  • a data generator for example according to the RDS standard ("Radio Data System") referenced SRDS receives from the generator G a frequency signal SF2 which generates for the INS inserter on the one hand DRDS data signals and on the other hand CLRDS clock signals.
  • the INS inserter provides the EM transmitter with a SHDLC signal to be inserted which is in an HDLC frame (see the above-mentioned standard). It will be noted that the insertion techniques are known per se and are provided for by the aforementioned AES / EBU standard.
  • the signals received from the network RD are of the AES / EBU standard and are introduced at an input of a reception circuit RE in which they are demultiplexed and in which a clock signal HREF is generated.
  • the reception circuit RE supplies demultiplexed data signals DT to a microcontroller MC and to a SYNDET synchronization detector. It supplies the HREF reference clock signal on the one hand to the SYNDET synchronization detector circuit and on the other hand to the microcontroller MC.
  • a SYNDET synchronization detector circuit supplies a SYN block synchronization signal to the microcontroller MC.
  • a WG waveform generator receives WDT signals from the microcontroller MC corresponding to the waveforms to be generated.
  • the waveform generator WG produces a read signal RD introduced into the microcontroller MC.
  • the WG waveform generator produces signals (pilot frequency, carrier sounds, RDS signals) which, thus reconstructed and precisely synchronized, can be directly used with the SYN block synchronization signal to perform, for example, a large FM broadcast broadcast.
  • the user channels of the AES / EBU interface are independent of the other transmission channels contained in this interface (digital audio channel, signaling channel).
  • a user bit is associated with each audio frequency sample.
  • the sampling frequency is Fe
  • the blocking of this bit rate is achieved according to the invention so as to restore all the frequencies necessary for the synchronization of the subcarriers useful for the reconstruction, for example of an FM multiplex.
  • the RD transport network For a synchronous frequency modulation broadcast, the RD transport network must make it possible to synthesize with precise phase relationships the pilot frequency at 19 kHz, the subcarrier at 38 kHz, and if necessary the RDS subcarrier at 57 kHz as well as RDS information transitions which have a speed of 19/16 kbit / s.
  • the user channel On transmission, the user channel is divided into blocks which start with block synchronization ( Figures 2a, 2b and 3).
  • This block synchronization makes it possible to easily identify a precise instant in the bit rate which is used to drive the WG waveform generators.
  • the pilot frequency at 19 kHz and the two aforementioned subcarriers (38 and 57 kHz) have an integer number of periods every 1/19 ms.
  • the RDS information presents an integer number of bits (19) every 16 ms.
  • Synchronization is used to identify a precise instant of each of the sinusoidal signals of the pilot frequency and of the subcarriers, and for RDS information to identify a particular bit in 19 x nx bit packets in the 19/16 kbit / bit stream. s.
  • the duration of the blocks is chosen such that it is a common multiple of 1/19 ms (pilot and subcarriers) and 16 ms (RDS).
  • a length which is particularly suitable for the characteristics of the overall system is 64 ms.
  • Such a block is shown in Figure 2a.
  • the sampling frequency is 32 kHz
  • the block contains 2048 bits.
  • Information can be multiplexed in accordance with the standard.
  • the beginning of the blocks is identified (SB) by detecting at least 7 successive ones followed by a zero. This start of the block makes it possible to synchronize the waveform generators and constitute identical multiplex signals at all points of the transmission network. This start of the block also makes it possible to synchronize the RDS data.
  • the duration chosen above of 64 ms corresponds to 76 RDS bits, which makes it possible to introduce into the first block the first 76 bits of a first RDS frame of 104 bits (26 x 4), in the block following the 28 remaining bits of the first RDS frame and the first 48 bits of the second RDS frame and so on.
  • the duration of a block is n x 16 ms which corresponds to n x 19 RDS bits.
  • one or more PI, P2 etc data packets are inserted which contain n x 19 bits.
  • RDS data is provided by the SRDS data source mentioned above.
  • the DTEX data extractor makes it possible to demultiplex the digital data inserted in each of the blocks and to store them in the memory of the MC microcontroller.
  • the WG sine wave generators are phase locked on the SB block synchronization.
  • the SRDS waveform generator must code with the same phase, the same bit, at the different broadcast points, the time reference being the distributed bit rate.
  • the RDS bits received in a block N are broadcast for the duration of the next block N + 1.
  • the RDS bits referenced PNRDS of the previous block N are available in a memory of the FIFO first in / first out type and arranged in order.
  • the FIFO memory can have a size corresponding to the RDS bits of p successive blocks.
  • the RDS bits referenced PNRDS of block N are available at the start of the block (N + p).
  • Block synchronization makes it possible to precisely identify the output instant of the first bit received in the preceding block N and to transmit it at a precise instant relative to block synchronization, namely at the end of the block synchronization signal.
  • the first bit of the RDS packet contained in block N is used by the waveform generator WG from the start of the block
  • the RDS information which is used by the RDS block generator is the same throughout the network relative to the block synchronization of the user channel.
  • the PNRDS data packet constituting the first packet inserted in block N is read at a rate such that the 76 bits which it comprises occupy the entire duration (64 ms) of the block (N + 1), thus restoring the continuity of the RDS frames.
  • the data signal broadcast according to the RDS standard uses a marked two-phase code which includes a transition in the middle of the bit cell when "1" is transmitted. This system therefore has a phase ambiguity.
  • Pre-coding is performed on transmission. It consists in transmitting RDS information to NRZ-M, the precoding being such that the phase of the NRZ signal is changed each time the RDS data value to be transmitted is equal to 1.
  • the RDS clock signal H at 19/16 kHz is synchronized from the block synchronizations mentioned above, and the modulating RDS signal is the result of an exclusive signal between the NRZ-M signal and the clock signal H .
  • digital audio channels are transported in other multiplexes which are used for example for reduced flow systems. This may involve, as shown in FIG. 6, in a manner known per se, an AUDCOMP compression of the audio and UICOMP information of the user channels before sending, with other signals, in an ST transmission system, for example in a system 2 Mbit / s transport such as G 704 from the French Post and Telecommunications Administration.
  • the signal undergoes, in a manner known per se, an expansion at AUDEXP, and an expansion of the user channels UIEXP.
  • the digital data stream is divided into frames which contain audio information INF and user bits UI, the start of the frame being identified by a frame alignment word VT.
  • a frame contains a constant number of bits n, for example, 6400 bits ( Figure 7).
  • the information field INF inside this frame thus contains audio information and user information UI. This set of information can be multiplexed with other data.
  • the frame locking word VT and the bit clock allow the information contained in the frame to be demultiplexed simply (FIG. 5).
  • the user bits UI are organized into an independent channel and managed in the same way as the user channels of the AES / EBU interface, but with a lower bit rate (2 kbit / s for example). This implies in particular in the audio system that the RDS signal contained in the frames transmits only the modifications of the RDS signal to be broadcast, resulting in a significant reduction in the bit rate, the RDS data being, by nature, very repetitive.
  • the synchronization of the blocks is chosen to fulfill the same conditions as in the previous case when possible. This duration is chosen such that the start of the blocks makes it possible to enslave in phase all the remarkable frequency signals to be found (pilot frequency, subcarriers, RDS frequency) so that the first bit of each block is always found in the same place in the frames of the transport system.
  • This duration is chosen such that the start of the blocks makes it possible to enslave in phase all the remarkable frequency signals to be found (pilot frequency, subcarriers, RDS frequency) so that the first bit of each block is always found in the same place in the frames of the transport system.
  • pilot frequency, subcarriers, RDS frequency pilot frequency, subcarriers, RDS frequency
  • the synchronization word can thus serve as a reference for synchronizing the waveform generators for the sinusoids at 19, 38 and 57 kHz which are synthesized from a read-only memory which contains the value of the different samples necessary for the creation of these sinusoids.
  • the synchronization word serves as read-only memory pointer at the start of the next synchronization word.
  • RDS information is repetitive. They are organized into four 26-bit frames that can repeat every 104 bits. These 104 bits are considered a complex waveform which is read into memory at the appropriate rate.
  • the synchronization words serve as previously as a memory read pointer.
  • the change of RDS information can be done at a slower rate and is activated at the start of 104-bit blocks when the new RDS block has been created. These changes are made in 26-bit frames. There is indeed a cyclic redundancy check signal CRC per 26-bit frame. The bit rate on the distribution network is thus reduced by transmitting only the RDS information which changes. According to FIGS.
  • the clock extractor CLE receives the signal INF according to the AES / EBU standard and produces a signal SF1 of frequency 32 kHz introduced into the generator G of data frequency as well as into a frequency divider by 2048 DIV constituting the aforementioned SYBG circuit.
  • the frequency generator G generates a signal SF2 at 19 kHz which is introduced into the RDS data generator SRDS.
  • the signal SF1 is also introduced into a microcontroller MCI (for example 8044 from the company INTEL) which constitutes the inserter INS.
  • the DIV frequency divider divides the signal SF1 by 2048 to produce a recurring SYN synchronization signal every 64 ms.
  • the RDS data generator SRDS produces DRDS data signals and a CLRDS clock signal at 19 kHz to allow the MCI microcontroller to produce the SHDLC signal according to an HDLC frame to be inserted into the signals of the EM transmitter according to the AES standard. / EBU.
  • a standard HDLC frame comprises a flag at the start of frame DR, an address AD, a control byte CO, an information field INF, cyclic redundancy check bits CRC and an end frame flag DR '.
  • the synchronization signal SYN is present at the head of the block in the form of a pattern comprising at least seven successive "1s", followed by a "0", each block possibly comprising a plurality of frames.
  • the rate of the SYN signal makes it possible to transmit blocks of 2048 bits at a bit rate of 32 kbit / s.
  • the CLRDS signal allows for the same duration the accumulation of 76 RDS bits.
  • the RDS frame can be located at the start of the SHDLC signal block, and it is inserted according to the AES / EBU protocol.
  • the reception synchronization is carried out as follows.
  • the AES / EBU formatted signals supplied by the distribution network from the signals transmitted at the head of the network in the EM transmitter are introduced on the one hand to the input of the receiver circuit RE.
  • the receiver circuit RE supplies a data signal DT and a reference clock signal HREF which are both introduced, on the one hand at inputs of the synchronization detection circuit SYNDET and on the other hand at inputs of a serial interface circuit SIU associated with a central unit CPU of a microcontroller MC2 (for example 8044 from the company "INTEL").
  • the central processing unit CPU also receives the synchronization signal SYN generated by the SYNDET circuit.
  • the microcontroller MC2 generates for a memory of the sequential shift type FIFOl on the one hand a reset signal RS and on the other hand a write signal WR.
  • the FIFOl memory makes it possible to avoid the microcontroller having to manage each bit of the RDS signals.
  • Signals corresponding to the RDS user channel are supplied by the microcontroller MC2 to the memory FIFO1 via a bus BUS1.
  • the FIFOl memory receives a read signal RD and generates DRDS signals of RDS data as well as a signal EF to indicate to the microcontroller MC2 that the FIFOl memory is empty.
  • the signal EF indicates that the operation of reading the preceding block by the memory is complete.
  • the microcontroller MC2 then generates a reset signal RS from the memory FIFO1, then a write signal WR.
  • the microcontroller MC2 verifies that the signals SYN and EF arrive at the same time, and if not it forces the reset to zero RS of the memory FIFO1.
  • a decoder DEC of the RDS data receives from the microcontroller MC2 a DRDS signal from RDS data. It generates a read signal CLRDS RD for the memory FIFOl.
  • the decoder DEC supplies data and addresses to a signal processor DSP via a bus BUS2.
  • the signal processor DSP receives from the SYNDET circuit the synchronization signal SYN and from the receiver RE a signal of sampling frequency FECH (for example a multiple of HREF in particular 256 kHz for HREF at 32 kHz).
  • the signal processor DSP delivers on a bus BUS3 the digital signals corresponding to the RDS data.
  • the decoder DEC also includes a programmable memory PROM in which waveforms are stored and the operation of which will now be described with regard to the generation of RDS waves.
  • the DSP signal processor (for example a 56001 microcontroller from MOTOROLA) is programmed to generate addresses cyclically, for example according to a twelve-bit code A0 ... Ail to cyclically address the twelve least significant address bits PROM programmable memory. When the highest address is obtained, the account is reset.
  • the SYN synchronization signal also resets the aforementioned count to zero. As long as the synchronization is correct, the two abovementioned resets are concomitant.
  • the Ail bit When resetting, the Ail bit changes value. Its detection therefore makes it possible to generate a relevant synchronization signal SY even if the SYN signal is not present at each period.
  • the Garlic bit also changes value when the counter reaches half the maximum count.
  • the signal SY therefore has a frequency equal to that of the signal RDS (timing diagram of FIG. 10b).
  • the three most significant address bits A12, A13, A14 of the PROM memory are addressed using the RDS data so as to reconstruct the RDS analog signals completely and with the right phase.
  • the decoder DEC is clocked by clock signals CLK at a frequency which is a multiple of 19 kHz and which corresponds to the reading clock frequency of the programmable memory PROM which contains waveforms sampled and prerecorded in digital form .
  • a D D flip-flop B10 receives the most significant bit Ail of the aforementioned counter constituting the signal SY and the signal CLRDS is obtained from the inverting output of the flip-flop BIO (exclusive OR gate 30, one input of which is grounded). This signal is used to control the reading RD of the memory FIFOl.
  • the FIFOl memory delivers the DRDS signals of RDS data to the data input D of a flip-flop B0 of type D whose data output Q (point A) is connected to the data input D of a flip-flop Bl cascaded in the same way by its Q output (point B) with a flip-flop B2 whose Q output delivers a phase signal (0) to the address input A14 of the PROM memory (most significant bit).
  • the signals present at points A and B are introduced at the inputs of an exclusive OR gate 10 whose output (point C) attacks the input D of a flip-flop B3 cascaded by its output (point E) with a flip-flop B4 whose output Q (point F) is connected to input A13 (weight bit immediately below bit A14).
  • the non-inverting output Q of the flip-flop D3 (point E) is connected to the address input A12 (bit of weight immediately lower than bit A13 of the PROM memory.
  • FIG. 10b The timing of the signals at points A, B, C, E and F and of the phase signal (0) is represented in FIG. 10b.
  • the phase signal (0) makes it possible precisely to discriminate the phase in the NRZ-M code mentioned in FIG.
  • the outputs D0 ... D7 of the PROM memory thus provide the samples corresponding to the reconstituted curve of RDS data represented by way of example at the bottom of FIG. 10b in correspondence with the timing diagrams of the signals.
  • the program of the DSP processor forces the counter d onnant addresses A0 ... Garlic to a given account, for example a 0 account when the signal SYN synchronization indicates the start time of a synchronization.
  • the detection of the bit Ail (signal SY) and the subsequent generation of the signal CLRDS initializes if necessary is the reading of the memory FIFO1 and therefore synchronizes perfectly in time, without phase ambiguity, the signal RDS.
  • a synchronization is shown in the substantially complicated case of an RDS signal comprising data for which an address decoding is necessary to address different pages or different sub-blocks of the programmable memory PROM.
  • the same principle is applicable without such decoding for the generations of signals of pilot frequencies and of subcarriers for which it suffices to implement a cyclic counter as mentioned above which is managed directly by the DSP processor and which is reset to zero (or to a given account) when the SYN synchronization signal indicates the moment of synchronization for these signals.
  • the cyclic counter can be reset to a variable account, which makes it possible to obtain other frequencies.
  • the SYN signal is followed by an address signal indicating to which account the cyclic counter must be delivered.
  • the DSP processor cyclically addresses a plurality of PROM memories (or a larger PROM memory capacity) with synchronization by the SYN signal so as to initialize for example at zero level and with the same phase all the signals (pilot frequency, subcarriers, and possibly RDS signals) at the time of synchronization.
  • the SYNDET circuit is a shift register with eight outputs, the first seven outputs as well as the eighth inverted output attacking a multiple inverting AND gate 20.
  • the functional link between the memory FIFO1 and the decoder DEC is the same as previously, on the other hand the RDS data which is decoded to address the programmable memory PROM (FIG. 10a) is taken from a memory MEM (which can be the RAM RAM of the microcontroller MC2) updated each time that the RDS data (104 bits) is modified, and which is read by a cyclic counter generated by the microcontroller MC2).
  • the SYN synchronization signal corresponds for example to a count 0 of the cyclic counter, for the next block, the count must be different because 608 is not divisible by 104 (corresponding to the 104 bits of information RDS stored in MEM memory). The remainder of the division of 608 by 104 is 88.
  • the synchronization signal SYN therefore corresponds to the count 88 of the cyclic counter for the block which follows it, 72 and so on.
  • an ADR address packet is added to the SYN signal to obtain a pointer enabling the cyclic counter of the microcontroller MC2 to be managed.
  • the microcontroller MC2 as soon as it receives the signal SYN, decodes in the data DT the address packet ADR which gives directly or indirectly the account to be entered in the cyclic counter for the start of the next block.
  • the synchronization signal SYN and its associated address packet ADR need not be present at the start of each block. It is sufficient that it is present from time to time because its function is to verify that the synchronization is working properly.
  • the presence of the pointer allows operation with blocks whose length can vary from one block to another.
  • the pointer is particularly advantageous for the pointer to be added phase information, for example example to allow direct verification of the parity of a signal such as an RDS signal.
  • FIG. 12 represents a re-transmitter presenting a receiver REC according to signals of the standard AES / EBU and a transmitter ' REM to re-transmit signals to the standard AES / EBU and a data inserter controlled by a clock CLR at 32 kHz to insert RDS signals.
  • any RDS data can be carried out at the head of the network or downstream in a network retransmitter, as shown in Figure 12.

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Description

Procédé de transmission et/ou de synchronisation d'au moins une composante d'un signal multiplex.
La présente invention a pour objet un procédé de transmission et/ou de synchronisation d'au moins une composante d'un signal multiplex comportant au moins un canal de données numériques. Certains systèmes de diffusion modernes doivent avoir des relations de phase précises entre les signaux multiplex diffusés à partir de différents points (FM synchrone, radiodiffusion numérique DAB) .
Il est déjà connu de reproduire des signaux multiplex analogiques identiques en différents points en transportant ce signal intégralement sous forme analogique sur le réseau de distribution. Cette solution est simple, mais elle demande des systèmes de transport de bonnes performances analogiques et elle exige de repasser sous forme numérique si l'on veut mettre précisément en correspondance les phases des signaux à diffuser, par exemple en diffusion isofréquence (par exemple en FM synchrone) .
On connaît également des systèmes de transport numérique présentant des informations de mise en phase des signaux transmis à partir des synchronisations transportées par le système de distribution numérique. Cependant, ces informations de mise en phase ne sont pas suffisantes pour permettre la mise en phase de toutes les composantes analogiques du signal multiplex diffusé.
La présente invention a pour objet un procédé permettant d'éviter ces inconvénients.
L'invention concerne ainsi un procédé de transmission et/ou de synchronisation d'au moins une composante analogique d'un signal multiplex comportant au moins un canal de données numériques caractérisé en ce qu'il comporte les étapes d'insérer à l'émission un canal supplémentaire susceptible de comporter des informations numériques présentant un débit binaire donné, ledit canal supplémentaire comprenant des motifs dont au moins certains comportent un signal de synchronisation permettant la mise en phase d'au moins une composante analogique ainsi que desdites informations numériques.
Le procédé peut comporter une étape de synchroniser à la réception, à partir dudit signal de synchronisation d'une part, au moins une dite composante analogique, et d'autre part, les informations numériques du canal supplémentaire.
Les données numériques sont avantageusement celles de voies audio numérisées d'une émission en modulation de fréquence FM, les informations numériques du canal supplémentaire étant celles d'un multiplex FM.
Les informations numériques du canal supplémentaire peuvent être des informations RDS.
Les informations numériques du canal supplémentaire sont avantageusement transmises en NRZ-M, le précodage étant tel que la phase du signal NRZ est changée chaque fois que la valeur des données RDS à transmettre est égale à 1, ce qui permet de lever 1'ambiguïté de phase à la réception.
Les motifs du canal supplémentaire ont avantageusement une durée multiple de la période de plusieurs composantes analogiques ainsi que du débit binaire des informations numériques.
Au moins une dite composante analogique peut être un signal de fréquence caractéristique d'une émission et l'étape de synchronisation à la réception peut comporter une .étape de générer ledit signal de fréquence caractéristique à partir d'un générateur de forme d'onde synchronisé à partir dudit signal de synchronisation. Ledit générateur de formes d'onde peut être- numérique et comporter un premier moyen de lecture cyclique d'une mémoire de formes d'onde et ladite synchronisation du générateur de forme d'onde peut consister en la mise à un état donné du premier moyen de lecture cyclique.
Le procédé peut comporter une étape de décodage d'au moins certaines desdites informations numériques pour adresser des secteurs d'une deuxième mémoire de formes d'onde, chaque secteur pouvant être balayé par adressage par un deuxième moyen de lecture cyclique.
Lesdits motifs peuvent avantageusement faire partie de blocs commençant par ledit signal de synchronisation.
Le procédé peut alors comporter une étape de mémoriser les motifs de chaque bloc dans une mémoire à décalage séquentiel, le signal de synchronisation du (N + p)ième bloc (avec p entier supérieur ou égal à 1) étant mis en oeuvre pour commander la mise à un compte spécifié d'un compteur cyclique, ledit compte spécifié produisant un signal de lecture du Nième bloc contenu dans la mémoire à décalage séquentiel. Lesdits motifs peuvent être disposés dans des trames.
Selon un mode de réalisation préféré, les informations numériques du canal supplémentaire sont insérées sous forme de blocs de données comportant un nombre de bits différent du nombre nominal de bits d'un bloc d'informations du canal supplémentaire et le procédé comporte une étape de mise en oeuvre, à la réception, d'une mémoire à décalage séquentielle dans laquelle les paquets de données reçus sont raccordés bout à bout de manière à reconstituer la continuité des blocs d'information.
Pour des blocs d'information de par exemple, 104 bits RDS, la durée des blocs de données est égale à n x 16 ms (avec n entier), soit n x 19 bits RDS. Les informations numériques du canal supplémentaire peuvent être organisées sous forme de blocs de données et le procédé comporte alors un signal d'adresse associé audit signal de synchronisation, le signal d'adresse constituant un pointeur d'adresse de lecture d'un élément de mémorisation d'un bloc d'informations numériques du canal supplémentaire. La durée d'un bloc de données du canal supplémentaire peut alors ne pas être dans un rapport entier avec la durée d'un bloc d'information numérique du canal supplémentaire, le signal d'adresse étant alors tel qu'il permette de rattraper l'écart dû au rapport non entier entre lesdites durées. La durée des blocs du canal supplémentaire peut être variable d'un bloc à l'autre. Le signal d'adresse permet également de rattraper l'écart dû aux variations de la durée des blocs. Le canal supplémentaire peut présenter un débit, par exemple 2 kbit/s permettant le transport de blocs d'informations numériques RDS du canal supplémentaire.
L'invention concerne également une application du procédé tel que défini ci-dessus dans un réseau synchrone comprenant un émetteur de tête de réseau et une pluralité de réémetteurs, caractérisé en ce que ledit canal supplémentaire est généré en tête de réseau de telle sorte qu'au moins une composante analogique est synchronisée de la même façon dans tous les réémetteurs. Les informations numériques du canal supplémentaire peuvent être insérées en aval de l'émetteur de tête du résea .
D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre, en liaison avec les dessins qui représentent :
- la figure 1, un synoptique illustrant le procédé selon l'invention mis en oeuvre dans un réseau de radiodiffusion mettant en oeuvre la norme AES/UER ; - les figures 2a et 2b, respectivement la synchronisation d'un bloc, et la constitution d'un bloc ; - la figure 3 un exemple d'extraction et de diffusion d'informations du type RDS ;
- la figure 4 des chronogrammes d'un codage NRZ permettant de lever l'ambiguïté de phase ; - la figure 5 l'organisation générale d'une trame ;
- la figure 6 une transmission mettant en oeuvre un système de compression puis d'expansion de données audio ; - la figure 7, un exemple de trame comportant un mot de synchronisation constituant un pointeur temporel ;
- les figures 8a et 8b, respectivement un dispositif d'insertion de données RDS en tête de réseau et les chronogrammes correspondants ;
- les figures 9a, 9b, 10a et 10b respectivement un dispositif d'extraction des données RDS à partir d'un signal selon la norme AES/UER, les chronogrammes correspondants, un dispositif de génération de forme d'onde RDS, et le chronogramme correspondant ;
- la figure 11, un dispositif pour la mise en oeuvre du procédé selon l'invention dans la variante a des pointeurs de lectures qui sont incorporés dans une trame ; - et la figure 12, un exemple de réémetteur comportant un dispositif d'insertion de données.
Un système de transmission numérique dispose de voies pour transmettre des signaux audiofréquences et, associés à ces voies, des canaux supplémentaires qui sont à la disposition des utilisateurs. Un schéma synoptique de la chaîne de transmission selon l'invention est donné à la figure 1. Le schéma est construit autour d'une interface de type AES/UER (document technique 3250 de l'Union Européenne de Radiodiffusion et supplément N° l à ce document technique) .
Le système de transmission utilisé peut transmettre toutes les informations de l'interface ou une partie seulement de ces informations. Dans un premier temps, on suppose que l'intégralité d'au moins une voie utilisateur et les bits les plus significatifs du signal audiofréquence sont multiplexes dans le réseau de transmission numérique.
Pour l'émission, les informations audionumériques à transmettre sont fournies à la norme AES/UER. Des données supplémentaires, par exemple des données RDS sont multiplexées dans une voie utilisateur de l'interface AES/UER. Cette voie utilisateur est formatée selon la norme AES/UER. Ce formatage est réalisé selon l'invention par un générateur de synchronisation de blocs SYBG et les données sont insérées par paquets par un circuit d'insertion INS connu en soi et correspondant au protocole d'insertion prévu par la norme AES/UER précitée.
Les informations numériques à transmettre INF sont introduites à l'entrée d'un récepteur REC et d'un extracteur d'horloge CLE.
Le récepteur fournit des données D à l'émetteur EM qui transmet en norme AES/UER dans un réseau de diffusion RD. L'extracteur d'horloge CLE fournit un signal d'horloge H à l'émetteur EM et un signal d'horloge SF1 d'une part au générateur de synchronisation de blocs SYBG, d'autre part au générateur de fréquence des données à insérer G et enfin à un inserteur INS.
Un générateur de données, par exemple selon le standard RDS ("Radio Data System") référencé SRDS reçoit du générateur G un signal de fréquence SF2 qui génère pour l'inserteur INS d'une part des signaux de données DRDS et d'autre part des signaux d'horloge CLRDS. L'inserteur INS fournit à l'émetteur EM un signal SHDLC à insérer et qui est selon une trame HDLC (voir la norme précitée) . On remarquera que les techniques d'insertion sont connues en soi et sont prévues par la norme AES/UER précitée. A la réception, un signal de synchronisation des blocs est extraite pour permettre d'identifier précisément les instants remarquables du débit binaire et les informations transportées dans les paquets sont décodées pour pouvoir piloter des générateurs de forme d'onde qui sont synchronisés par la synchronisation de blocs. A cet effet, les signaux reçus à partir du réseau RD sont à la norme AES/UER et sont introduits à une entrée d'un circuit de réception RE dans lequel ils sont démultiplexés et dans lequel est généré un signal d'horloge HREF. Le circuit de réception RE fournit des signaux de données démultiplexées DT à un microcontrôleur MC et à un détecteur de synchronisation SYNDET. Il fournit le signal d'horloge de référence HREF d'une part au circuit détecteur de synchronisation SYNDET et d'autre part au microcontrôleur MC. Un circuit détecteur de synchronisation SYNDET fournit un signal de synchronisation de blocs SYN au microcontrôleur MC. Un générateur de forme d'onde WG reçoit du microcontrôleur MC des signaux WDT correspondant aux formes d'onde à générer. Le générateur de formes d'onde WG produit un signal de lecture RD introduit dans le microcontrôleur MC. Le générateur de formes d'onde WG produit des signaux (fréquence pilote, sons porteurs, signaux RDS) qui, ainsi reconstitués et synchronisés précisément, sont directement utilisables avec le signal de synchronisation de blocs SYN pour réaliser par exemple une émission de radiodiffusion FM grand public à partir des signaux reçus en AES/UER, et plus particulièrement dans le cadre d'un réseau FM synchrone.
Les voies utilisateurs de l'interface AES/UER sont indépendantes des autres voies de transmission contenues dans cet interface (voie audionumérique, voie de signalisation) . A chaque échantillon audiofréquence est associé un bit utilisateur. Lorsque la fréquence d'échantillonnage est Fe, on aboutit à un débit disponible Fe x Kbit/s. Le découpage en blocs de ce débit binaire est réalisé selon l'invention de manière à restituer toutes les fréquences nécessaires à la synchronisation des sous-porteuses utiles à la reconstruction par exemple d'un multiplex FM. Pour une diffusion en modulation de fréquence synchrone, le réseau de transport RD doit permettre de synthétiser avec des relations de phase précises la fréquence pilote à 19 kHz, la sous-porteuse à 38 kHz, et le cas échéant la sous-porteuse RDS à 57 kHz ainsi que les transitions des informations RDS qui ont un débit de 19/16 kbit/s.
A l'émission, la voie utilisateur est découpée en blocs qui commencent par une synchronisation bloc (figures 2a, 2b et 3) . Cette synchronisation bloc permet d'identifier de manière simple un instant précis dans le débit binaire qui est utilisé pour piloter les générateurs de forme d'onde WG.
La fréquence pilote à 19 kHz et les deux sous- porteuses précitées (38 et 57 kHz) présentent un nombre entier de périodes tout les 1/19 ms.
Les informations RDS présentent un nombre entier de bits (19) toutes les 16 ms.
La synchronisation sert à identifier un instant précis de chacun des signaux sinusoïdaux de la fréquence pilote et des sous-porteuses, et pour les informations RDS à identifier un bit particulier dans des paquets de n x 19 bits dans le train binaire à 19/16 kbit/s.
La durée des blocs est choisie telle qu'elle soit un multiple commun de 1/19 ms (pilote et sous- porteuses) et de 16 ms (RDS) . Une longueur qui convient particulièrement bien aux caractéristiques du système global est 64 ms. Un tel bloc est représenté à la figure 2a. Quand la fréquence d'échantillonnage est de 32 kHz, le bloc contient 2048 bits. Des informations peuvent être multiplexees conformément à la norme. Le début des blocs est identifié (SB) en détectant au moins 7 un successifs suivis d'un zéro. Ce début de bloc permet de synchroniser les générateurs de forme d'onde et constituer des signaux multiplex identiques en tous les points du réseau de transmission. Ce début de bloc permet également de synchroniser les données RDS. La durée choisie ci-dessus de 64 ms correspond à 76 bits RDS, ce qui permet d'introduire dans le premier bloc les 76 premiers bits d'une première trame RDS de 104 bits (26 x 4) , dans le bloc suivant les 28 bits restants de la première trame RDS et les 48 premiers bits de la deuxième trame RDS et ainsi de suite.
Plus généralement, la durée d'un bloc est de n x 16 ms ce qui correspond à n x 19 bits RDS. Dans chaque bloc, on insère un ou plusieurs paquets de données PI, P2 etc qui contiennent n x 19 bits. Dans l'exemple décrit, un seul paquet contenant 76 bits RDS est inséré dans chaque bloc (figure 2b) et ce paquet est multiplexe par insertion avec des paquets déjà présents dans le multiplex et provenant d'autres applications. Les données RDS sont fournies par la source de données SRDS mentionnée ci-dessus. L'extracteur de données DTEX permet de démultiplexer les données numériques insérées dans chacun des blocs et de les ranger en mémoire du microcontrôleur MC. Les générateurs de forme d'onde sinusoïdale WG sont asservis en phase sur la synchronisation bloc SB. En outre, le générateur de forme d'onde SRDS doit coder avec la même phase, le même bit, aux différents points de diffusion, la référence temporelle étant constituée par le débit binaire distribué.
Selon la figure 3, les bits RDS reçus dans un bloc N sont diffusés pendant la durée du bloc suivant N + 1. Au début du bloc (N + 1) , les bits RDS référencés PNRDS du bloc précédent N sont disponibles dans une mémoire du type premier entré/premier sorti FIFO et rangés dans l'ordre. La mémoire FIFO peut avoir une taille correspondant aux bits RDS de p blocs successifs. Dans ce cas, les bits RDS référencés PNRDS du bloc N sont disponibles au début du bloc (N + p) .
La synchronisation bloc permet d'identifier précisément l'instant de sortie du premier bit reçu dans le bloc précédent N et de le transmettre à un instant précis relativement à la synchronisation bloc, à savoir à la fin du signal de synchronisation bloc. Comme le montre la figure 3, le premier bit du paquet RDS contenu dans le bloc N est exploité par le générateur de forme d'onde WG dès le début du bloc
(N + 1) . De cette façon, les informations RDS qui sont exploitées par le générateur de bloc RDS sont les mêmes dans tout le réseau relativement à la synchronisation bloc de la voie utilisateur. On remarque également à la figure 3 que le paquet de données PNRDS constituant le premier paquet inséré dans le bloc N, est lu à une cadence telle que les 76 bits qu'il comporte occupent toute la durée (64 ms) du bloc (N + 1) , reconstituant ainsi la continuité des trames RDS. En outre, conformément à la figure 4, le signal de données radiodiffusées selon la norme RDS utilise un code biphasé marque qui comporte une transition au milieu de la cellule bit quand on transmet des "1". Ce système comporte donc une ambiguïté de phase. Un précodage est réalisé à l'émission. Il consiste à transmettre les informations RDS en NRZ-M, le précodage étant tel que la phase du signal NRZ est changée chaque fois que la valeur de données RDS à transmettre est égale à 1.
Le signal H d'horloge RDS à 19/16 kHz est synchronisé à partir des synchronisations bloc mentionnées ci-dessus, et le signal RDS modulant est le résultat d'un ou exclusif entre le signal NRZ-M et du signal d'horloge H.
De cette manière, l'ambiguïté de phase est levée.
Selon la figure 5, des voies audionumériques sont transportées dans d'autres multiplex qui sont utilisés par exemple pour des systèmes à débit réduit. Ceci peut impliquer comme représenté à la figure 6, de manière connue en soi, une compression AUDCOMP des informations audios et UICOMP des voies utilisateurs avant l'envoi, avec d'autres signaux, dans un système de transmission ST, par exemple dans un système de transport 2 Mbit/s tel que le G 704 de l'Administration Française des Postes et Télécommunications.
Ensuite, avant passage de nouveau à la norme AES/UER, le signal subit, de manière connue en soi, une expansion au AUDEXP, et une expansion des voies utilisatrices UIEXP.
De façon générale, le train de données numériques est divisé en trames qui contiennent des informations audiofréquences INF et des bits utilisateurs UI, le début de la trame étant identifié par un mot de verrouillage de trame VT. Une trame contient un nombre de bits constant n, par exemple, 6400 bits (figure 7) . Le champ d'informations INF à l'intérieur de cette trame contient ainsi des informations audio et des informations utilisateurs UI. Cet ensemble d'informations peut être multiplexe avec d'autres données. Le mot de verrouillage trame VT et l'horloge de bit permettent de démultiplexer simplement les informations contenues dans la trame (figure 5) . Les bits utilisateurs UI sont organisés en canal indépendant et gérés de la même façon que les voies utilisateurs de l'interface AES/UER, mais avec un débit binaire plus réduit (2 kbit/s par exemple) . Ceci implique en particulier dans le système audio que le signal RDS contenu dans les trames ne transmette que les modifications du signal RDS à diffuser, d'où une diminution importante du débit, les données RDS étant, par nature, très répétitives.
On notera que différents algorithmes sont connus pour réaliser la compression et l'expansion des données audiofréquences (compression "quasi instantanée etc) . Les données utilisatrices peuvent aussi être comprimées.
La synchronisation des blocs est choisie pour remplir les mêmes conditions que dans le cas précédent lorsque c'est possible. Cette durée est choisie telle que le début des blocs permette d'asservir en phase l'ensemble des signaux de fréquence remarquables à retrouver (fréquence pilote, sous-porteuses, fréquence RDS) de telle sorte que le premier bit de chaque bloc se retrouve toujours à la même place dans les trames du système de transport. Dans l'exemple de la figure 7, il y a 50 bits utilisateurs U0 U49 par trame de 6400 bits. Le début du mot de synchronisation bit arrive par exemple en UI et se répète à la même position dans les autres trames s'il y lieu.
Le mot de synchronisation peut ainsi servir de référence pour synchroniser les générateurs de forme d'onde pour les sinusoïdes à 19, 38 et 57 kHz qui sont synthétisées à partir d'une mémoire morte qui contient la valeur des différents échantillons nécessaires pour la création de ces sinusoïdes. Le mot de synchronisation sert de pointeur de lecture de la mémoire morte au début du mot de synchronisation suivant.
En grande partie, les informations RDS sont répétitives. Elles sont organisées en quatre trames de 26 bits qui peuvent se répéter tous les 104 bits. Ces 104 bits sont considérés comme une forme d'onde complexe qui est lue en mémoire avec le rythme approprié. Les mots de synchronisation servent comme précédemment de pointeur de lecture de la mémoire. Le changement des informations RDS peut être réalisé à un débit plus lent et est activé en début des blocs de 104 bits quand le nouveau bloc RDS a été constitué. Ces changements se font par trames de 26 bits. Il y a en effet un signal de contrôle cyclique de redondance CRC par trame de 26 bits. Le débit binaire sur le réseau de distribution est ainsi réduit en ne transmettant que les informations RDS qui changent. Selon les figures 8a et 8b, l'extracteur d'horloge CLE reçoit le signal INF selon la norme AES/UER et produit un signal SF1 de fréquence 32 kHz introduit dans le générateur G de fréquence de données ainsi que dans un diviseur de fréquence par 2048 DIV constituant le circuit SYBG précité. Le générateur de fréquence G génère un signal SF2 à 19 kHz qui est introduit dans le générateur SRDS de données RDS. Le signal SF1 est également introduit dans un microcontrôleur MCI (par exemple 8044 de la société INTEL) qui constitue l'inserteur INS. Le diviseur de fréquence DIV divise par 2048 le signal SF1 pour produire toutes les 64 ms, un signal de synchronisation SYN récurrent. Le générateur SRDS de données RDS produit des signaux de données DRDS et un signal d'horloge CLRDS à 19 kHz pour permettre au microcontrôleur MCI de produire le signal SHDLC selon une trame HDLC à insérer dans les signaux de l'émetteur EM selon la norme AES/UER. On rappelle qu'une trame normalisée HDLC comporte un drapeau du début de trame DR, une adresse AD, un octet de contrôle CO, un champ d'informations INF, des bits de contrôle de redondance cyclique CRC et un drapeau de fin de trame DR'. Le signal de synchronisation SYN est présent en tête de bloc sous la forme d'un motif comprenant au moins sept "1" successifs, suivis d'un "0", chaque bloc pouvant comporter une pluralité de trames.
Comme le montre la figure 8b, la cadence du signal SYN permet de transmettre des blocs de 2048 bits à un débit de 32 kbit/s. Le signal CLRDS permet pendant cette même durée l'accumulation de 76 bits RDS. La trame RDS peut être située en début de bloc du signal SHDLC, et elle est insérée selon le protocole AES/UER.
Selon les figures 9a, 9b, 10a et 10b, la synchronisation de réception est effectuée de la manière suivante. Les signaux formatés AES/UER fournis par le réseau de distribution à partir des signaux émis en tête de réseau dans l'émetteur EM sont introduits d'une part à l'entrée du circuit récepteur RE. Le circuit récepteur RE fournit un signal de données DT et un signal d'horloge de référence HREF qui sont introduits l'un et l'autre, d'une part à des entrées du circuit de détection de synchronisation SYNDET et d'autre part à des entrées d'un circuit d'interface série SIU associé à une unité centrale CPU d'un microcontrôleur MC2 (par exemple 8044 de la société "INTEL") . L'unité centrale CPU reçoit également le signal de synchronisation SYN généré par le circuit SYNDET.
Le microcontrôleur MC2 génère pour une mémoire du type à décalage séquentiel FIFOl d'une part un signal de remise à zéro RS et d'autre part un signal d'écriture WR. La mémoire FIFOl permet d'éviter que le microcontrôleur ait à gérer chaque bit des signaux RDS.
Des signaux correspondant au canal utilisateur RDS sont fournis par le microcontrôleur MC2 à la mémoire FIFOl par l'intermédiaire d'un bus BUS1. La mémoire FIFOl reçoit un signal de lecture RD et génère des signaux DRDS de données RDS ainsi qu'un signal EF pour indiquer au microcontrôleur MC2 que la mémoire FIFOl est vide. Le signal EF indique que l'opération de lecture du bloc précédent par la mémoire est terminée. Le microcontrôleur MC2 génère alors un signal de remise à zéro RS de la mémoire FIFOl, puis un signal d'écriture WR. Le microcontrôleur MC2 vérifie que les signaux SYN et EF arrivent en même temps, et sinon il force la remise à zéro RS de la mémoire FIFOl. En d'autres termes, la mémoire FIFOl n'est chargée qu'au moment de sa lecture et le microcontrôleur MC2 garde en mémoire les bits RDS non encore chargés dans la mémoire FIFO 1. Un décodeur DEC des données RDS reçoit du microcontrôleur MC2 un signal DRDS de données RDS. Il génère un signal CLRDS de lecture RD pour la mémoire FIFOl. Le décodeur DEC fournit des données et des adresses à un processeur de signal DSP par l'intermédiaire d'un bus BUS2. le processeur de signal DSP reçoit du circuit SYNDET le signal de synchronisation SYN et du récepteur RE un signal de fréquence d'échantillonnage FECH (par exemple un multiple de HREF notamment 256 kHz pour HREF à 32 kHz) . Le processeur de signal DSP délivre sur un bus BUS3 les signaux numériques correspondant aux données RDS. Le décodeur DEC comporte également une mémoire programmable PROM dans laquelle sont mémorisées des formes d'onde et dont le fonctionnement, va maintenant être décrit en ce qui concerne la génération des ondes RDS. Le processeur de signal DSP (par exemple un microcontrôleur 56001 de la société MOTOROLA) est programmé pour générer cycliquement des adresses par exemple selon un code à douze bits A0... Ail pour adresser cycliquement les douze bits d'adresse de poids le plus faible de la mémoire programmable PROM. Lors que l'adresse la plus élevée est obtenue, le compte est remis à zéro. Le signal de synchronisation SYN remet également à zéro le compte précité. Tant la synchronisation est correcte, les deux remises à zéro précitées sont concommitantes. Lors de la remise à zéro, le bit Ail change de valeur. Sa détection permet donc de générer un signal de synchronisation SY pertinent même si le signal SYN n'est pas présent à chaque période. Le bit Ail change également de valeur lorsque le compteur atteint la moitié du compte maximal. Le signal SY a donc une fréquence égale à celle du signal RDS (chronogramme de la figure 10b) .
Les trois bits d'adresse de poids fort A12, A13, A14 de la mémoire PROM sont adressés en utilisant les données RDS de manière à reconstruire complètement et avec la bonne phase les signaux analogiques RDS. Le décodeur DEC est cadencé par des signaux d'horloge CLK à une fréquence qui est un multiple de 19 kHz et qui correspond à la fréquence de cadencement de lecture de la mémoire programmable PROM qui contient des formes d'ondes échantillonnées et préenregistrées sous forme numérique. Une bascule de type D B10 reçoit le bit de poids fort Ail du compteur précité constituant le signal SY et le signal CLRDS est obtenu à partir de la sortie inverseuse de la bascule BIO (porte OU exclusif 30 dont une entrée est à la masse) . Ce signal est utilisé pour commander la lecture RD de la mémoire FIFOl. La mémoire FIFOl délivre les signaux DRDS de données RDS à l'.entrée de données D d'une bascule B0 de type D dont la sortie de données Q (point A) est connectée à l'entrée de données D d'une bascule Bl cascadée de la même façon par sa sortie Q (point B) avec une bascule B2 dont la sortie Q délivre un signal de phase (0) vers l'entrée d'adresse A14 de la mémoire PROM (bit de poids le plus élevé) .
Les signaux présents aux points A et B sont introduits aux entrées d'une porte OU exclusive 10 dont la sortie (point C) attaque l'entrée D d'une bascule B3 cascadée par sa sortie (point E) avec une bascule B4 dont la sortie Q (point F) est connectée à l'entrée A13 (bit de poids immédiatement inférieur au bit A14) . La sortie non inverseuse Q de la bascule D3 (point E) est connectée à l'entrée d'adresse A12 (bit de poids immédiatement inférieur au bit A13 de la mémoire PROM. Le chronogramme des signaux aux points A, B, C, E et F et du signal de phase (0) est représenté à la figure 10b. Le signal de phase (0) permet précisément de discriminer la phase dans le code NRZ-M mentionné à la figure 4 alors que les signaux aux points E et F (bits A12 et A13 de la mémoire PROM) permettent de choisir entre les quatre formes de courbes possibles (à la phase près) correspondant au signal analogique reconstitué de données RDS. Les sorties D0... D7 de la mémoire PROM fournissent ainsi les échantillons correspondants à la courbe reconstituée de données RDS représentée à titre d'exemple en bas de la figure 10b en correspondance avec les chronogrammes des signaux. Pour obtenir la synchronisation de l'ensemble, il suffit tout simplement que le programme du processeur DSP force le compteur donnant les adresses A0... Ail à un compte donné, par exemple un compte 0 lorsque le signal de synchronisation SYN indique le temps de début d'une synchronisation. La détection du bit Ail (signal SY) et la génération subséquente du signal CLRDS initialise si besoin est la lecture de la mémoire FIFOl et donc synchronise parfaitement dans le temps, sans ambiguïté de phase, le signal RDS.
Bien entendu on a représenté une synchronisation dans le cas sensiblement compliqué d'un signal RDS comportant des données pour lequel un décodage d'adresse est nécessaire pour adresser différentes pages ou différents sous-blocs de la mémoire programmable PROM. Le même principe est applicable sans un tel décodage pour les générations de signaux de fréquences pilotes et de sous-porteuses pour lesquelles il suffit de mettre en oeuvre un compteur cyclique tel que mentionné ci-dessus qui est géré directement par le processeur DSP et qui est remis à zéro (ou à un compte donné) lorsque le signal de synchronisation SYN indique l'instant d'une synchronisation pour ces signaux. En variante, le compteur cyclique peut être remis à un compte variable ce qui permet d'obtenir d'autres fréquences. Dans ce cas, le signal SYN est suivi d'un signal d'adresse indiquant à quel compte le compteur cyclique doit être remis.
Dans le cas d'un réseau FM synchrone présentant une fréquence pilote de 19 kHz, des sous-porteuses à 38 et 57 kHz (RDS) , le processeur DSP adresse de manière cyclique une pluralité de mémoires PROM (ou une mémoire PROM de plus grand capacité) avec synchronisation par le signal SYN de manière à initialiser par exemple au niveau zéro et avec la même phase tous les signaux (fréquence pilote, sous-porteuses, et éventuellement signaux RDS) au moment de la synchronisation.
Selon la figure il, le circuit SYNDET est un registre à décalage à huit sorties, les sept premières sorties ainsi que la huitième sortie inversée attaquant une porte ET inverseuse multiple 20. La liaison fonctionnelle entre la mémoire FIFOl et le décodeur DEC est le même que précédemment, par contre les données RDS qui sont décodées pour adresser la mémoire programmable PROM (figure 10a) sont prélevées à partir d'une mémoire MEM (qui peut être la mémoire vive RAM du microcontrôleur MC2) remise à jour chaque fois que les données RDS (104 bits) sont modifiées, et qui est lu par un compteur cyclique généré par le microcontrôleur MC2) .
Soit un canal utilisateur à faible débit de r=2 kbits/s, comportant des blocs de n=1024 bits soit des blocs de 512 ms, ce qui correspond à 608 bits RDS. Si pour le premier bloc, le signal de synchronisation SYN correspond par exemple à un compte 0 du compteur cyclique, pour le bloc suivant, le compte doit être différent car 608 n'est pas divisible par 104 (correspondant aux 104 bits de l'information RDS stockée dans la mémoire MEM) . Le reste de la division de 608 par 104 est 88. Pour le bloc suivant, le signal de synchronisation SYN correspond donc au compte 88 du compteur cyclique pour le bloc qui le suit, 72 et ainsi de suite. Pour ceci, on adjoint au signal SYN un paquet d'adresse ADR pour obtenir un pointeur permettant de gérer le compteur cyclique du microcontrôleur MC2. Comme le paquet ADR vient après le signal SYN, on se décale d'un bloc. Le microcontrôleur MC2, dès qu'il reçoit le signal SYN, décode dans les données DT le paquet d'adresse ADR qui donne directement ou indirectement le compte à inscrire dans le compteur cyclique pour le début du bloc suivant. On remarquera en outre que le signal de synchronisation SYN et son paquet d'adresse ADR associé n'ont pas besoin d'être présents au début de chaque bloc. Il suffit qu'il soit présent de temps en temps car sa fonction est de vérifier que la synchronisation fonctionne correctement. En outre la présence du pointeur permet un fonctionnement avec des blocs dont la longueur peut varier d'un bloc à l'autre.
Il est particulièrement avantageux qu'au pointeur soit adjointe une information de phase, par exemple pour permettre de vérifier directement la parité d'un signal tel qu'un signal RDS.
La figure 12 représente un réémetteur présentant un récepteur REC selon des signaux de la norme AES/UER et un émetteur' REM pour réémettre des signaux à la norme AES/UER et un inserteur de données commandé par une horloge CLR à 32 kHz pour insérer des signaux RDS.
En effet, selon .1'invention il est nécessaire pour un réseau synchrone que les signaux de synchronisation soient présents dans le multiplex en tête du réseau. L'insertion d'éventuelles données RDS peut être réalisée en tête du réseau ou en aval dans un réémetteur du réseau, comme représenté à la figure 12.
Dans ce dernier cas, on notera qu'il n'est pas besoin du circuit DIV (figure 8a) puisque le signal de synchronisation SYN est alors présent dans le multiplex
AES/UER.

Claims

REVENDICATIONS
1. Procédé de transmission et/ou de synchronisation d'au moins une composante analogique d'un signal multiplex comportant au moins un canal de données numériques, caractérisé en ce qu'il comporte une étape d'insérer à l'émission un canal supplémentaire susceptible de comporter des informations numériques présentant un débit binaire donné, ledit canal supplémentaire comprenant des motifs dont au moins certains comportent un signal de synchronisation (SYN) permettant la mise en phase d'au moins une composante analogique ainsi que desdites informations numériques.
2. Procédé selon la revendication 1, caractérisé en ce qu'il comporte une étape de synchroniser à la réception, à partir dudit signal de synchronisation (SYN) d'une part, au moins une dite composante analogique, et d'autre part, les informations numériques du canal supplémentaire.
3. Procédé selon une des revendications 1 ou 2, caractérisé en ce que les données numériques sont celles de voies audio numérisées d'une émission en modulation de fréquence FM, les informations numériques du canal supplémentaire étant celles d'un multiplex FM.
4. Procédé selon la revendication 3, caractérisé en ce que les informations numériques du canal supplémentaire sont des informations RDS.
5. Procédé selon une des revendications précédentes, caractérisé en ce que les informations numériques du canal supplémentaire sont transmises en NRZ-M, le précodage étant tel que la phase du signal NRZ est changée chaque fois que la valeur des données RDS à transmettre est égale à 1, ce qui permet de lever l'ambiguité de phase à la réception.
6. Procédé selon une des revendications précédentes, caractérisé en ce que les motifs du canal supplémentaire ont une durée multiple de la période de plusieurs composantes analogiques ainsi que du débit binaire des informations numériques.
7. Procédé selon une des revendications précédentes, caractérisé en ce qu'au moins une dite composante analogique est un signal de fréquence caractéristique d'une émission et en ce que l'étape de synchronisation à la réception comporte une - étape de générer ledit signal de fréquence caractéristique à partir d'un générateur de forme d'onde (WG) synchronisé à partir dudit signal de synchronisation (SYN) .
8. Procédé selon la revendication 7, caractérisé en ce que ledit générateur de formes d'onde
(WG) est numérique et comporte un premier moyen de lecture cyclique d'une mémoire (PROM) de formes d'onde et en ce que ladite synchronisation du générateur de forme d'onde (WG) consiste en la mise à un état donné du premier moyen de lecture cyclique.
9. Procédé selon l'une des revendications 1 à 8, caractérisé en ce qu'il comporte une étape de décodage d'au moins certaines desdites informations numériques pour adresser des secteurs d'une deuxième mémoire de formes d'onde (PROM) , chaque secteur pouvant être balayé par adressage par un deuxième moyen de lecture cyclique.
10. Procédé selon une des revendications précédentes caractérisé en ce que lesdits motifs font partie de blocs commençant par ledit signal de synchronisation (SYN) .
11. Procédé selon la revendication 10, caractérisé en ce qu'il comporte une étape de mémoriser les motifs de chaque bloc dans une mémoire à décalage séquentiel (FIFO) , le signal de synchronisation du (N + pjième bloc (avec p entier supérieur ou égal à 1) étant mis en oeuvre pour commander la mise à un compte spécifié d'un compteur cyclique, ledit compte spécifié produisant un signal de lecture du Nième bloc contenu dans la mémoire à décalage séquentiel (FIFO) .
12. Procédé selon une des revendication 1 à 9 caractérisé en ce que lesdits motifs sont des trames.
* 13. Procédé selon une des revendications précédentes, caractérisé en ce que les informations numériques du canal supplémentaire sont insérées sous forme de blocs de données comportant un nombre de bits différent du nombre nominal de bits d'un bloc d'informations du canal supplémentaire et en ce qu'il comporte une étape de mise en oeuvre, à la réception, d'une mémoire à décalage séquentielle (FIFO) dans laquelle les paquets de données reçus sont raccordés bout à bout de manière à reconstituer la continuité des blocs d'information.
1 . Procédé selon la revendication 13, caractérisé en ce que pour des blocs d'information de 104 bits RDS, la durée des blocs de données est égale à n x 16 ms (avec n.entier), soit n x 19 bits RDS.
15. Procédé selon l'une des revendications précédentes caractérisé en ce que les informations numériques du canal supplémentaire sont organisées sous forme de blocs de données et en ce qu'il comporte un signal d'adresse (ADR) associé audit signal de synchronisation (SYN) , le signal d'adresse (ADR) constituant un pointeur d'adresse de lecture d'un élément de mémorisation (MEM) d'un bloc d'informations numériques du canal supplémentaire.
16. Procédé selon la revendication 15, caractérisé en ce que la durée d'un bloc de données du canal supplémentaire n'est pas dans un rapport entier avec la durée d'un bloc d'information numérique du canal supplémentaire, le signal d'adresse (ADR) étant tel qu'il permette de rattraper l'écart dû au rapport non entier entre lesdites durées.
17. Procédé selon la revendication 16, caractérisé en ce que la durée des blocs du canal supplémentaire est variable d'un bloc à l'autre.
18. Procédé selon une des revendications 16 ou 17, caractérisé en ce que le canal supplémentaire présente un débit permettant le transport de blocs d'informations numériques RDS du canal supplémentaire.
19. Application du procédé selon une des revendications précédentes dans un réseau synchrone comprenant un émetteur de tête de réseau (EM) et une pluralité de réémetteurs (REM) , caractérisé en ce que ledit canal supplémentaire est généré en tête de réseau de telle sorte qu'au moins une composante analogique est synchronisée de la même façon dans tous les réémetteurs (REM) .
20. Application selon la revendication 19, caractérisé en ce que les informations numériques du canal supplémentaire sont insérées en aval de l'émetteur de tête de réseau.
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