PL156937B1 - Tester do dynamicznego sprawdzania modulów cyfrowych PL - Google Patents

Abstract

Tester do dynamicznego sprawdzania modulów cyf- rowych zawierajacy wiele jednakowych kanalów testuja- cych oraz wiele kanalów sondy analizujacej wspólpracu- jacych z komputerem sterujacym, przy czym w kazdym z kanalów testujacych znajduje sie rejestr przesuwajacy wspólpracujacy z nadajnikiem i kom parator wspólpracu- jacy z pamiecia sygnalów testujacych, a w kazdym z kanalów sondy analizujacej znajduja sie pamiec sygna- lów analizowanych wspólpracujaca z rejestrem przesu- wajacym i pamiec zliczen wspólpracujaca z licznikiem zliczen, znamienny tym, ze wyjscia danych (d1 1 ..d1n, .. .dk1.. .dkn) pamieci sygnalów testujacych (PT1.. .PTk) sa polaczone z wejsciami danych rejestrów przesuwajacych (RD1...RDk), a wyjscia szeregowe (w1,..wk) tych rejes- trów sa polaczone z wejsciami nadajników (ND1...NDk) oraz z wejsciami odniesienia (wo) kom paratorów (K1...Kk), zas wyjscia nadajników (ND1...NDk) sa pola- czone z wyprowadzeniami (b1...bk) badanego modulu oraz z wejsciami sygnalowymi (ws) kom paratorów (K1...Kk), natomiast wyjscia tych kom paratorów sa pola- czone z wejsciami (sk1...skk) ukladu sterowania (US), a ponadto wejscie zegarowe (wz) rejestrów przesuwajacych (RD1...RDk) i (RA1...RAk) oraz wejscie dzielnika czestot- liwosci (D) sa polaczone z wyjsciem generatora zegaro wego (G), którego wejscia programujace sa dolaczone d ukladu interfejsu (UI) i do u k la d u ................ PL

Description

Przedmiotem wynalazku jest tester do dynamicznego sprawdzania modułów cyfrowych zawierających układy elektroniczne charakteryzujące się dużymi szybkościami działania.

Sprawdzenie poprawności działania modułów, które są podstawowymi blokami wszystkich współczesnych urządzeń elektronicznych, jest warunkiem efektywnego prowadzenia produkcji i serwisu tych urządzeń oraz systemów, w których one pracują.

Jeżeli producent ma do czynienia z dużą ilością typów modułów, wtedy podstawowym wymaganiem, jakie spełniać musi tester do ich kontroli, jest możliwość jego szybkiej i łatwej adaptacji dc sprawdzania różnych funkcjonalnie i układowo modułów.

Urządzeniem o charakterze uniwersalnym umożliwiającym generację cyfrowych sygnałów testujących i badania poprawności odpowiedzi sprawdzanych obiektów, jest standardowy komputer. Istnieją i są współcześnie budowane testery, w których komputer w rzeczywistym czasie testowania spełnia rolę generatora sekwencji testujących i detektora sekwencji wyjściowych badanych modułów. Rozwiązanie takie nie może mieć jednak zastosowania, jeżeli

156 937 badane moduły mają działać w cyklu pobudzania krótszym, niż cykl wynikający z szybkości komunikowania się komputera z urządzeniami zewnętrznymi (są to np.cykle rzędu setek nanosekund), a wymagania dotyczące sprawdzania modułów zakładają badanie ich dynamiczne, tzn. w warunkach symulujących rzeczywiste warunki działania modułów. Rozwiązania jakie stosuje się w tych przypadkach opierają się na podobnych zasadach, jakie mają zastosowanie w systemach pomiarowych dla układów scalonych dużej skali integracji. Do generacji sekwencji testujących służy pamięć lokalna o dużej szybkości działania sterowana przez układy szybkich, specjalizowanych procesorów zwanych generatorami sekwencyjnymi. Współpracują one z generatorami wzorcowych opóźnień, wyznaczającymi momenty czasowe przełączania sygnałów pobudzających i momenty czasowe próbkowania sygnałów wyjściowych dla badanych układów. W tym celu wykonuje się centralne generatory opóźnień (tzw. generatory wielofazowe) przyporządkowane kanałom testującym drogą multipleksowania jak i w najnowszych konstrukcjach testerów lokalne generatory wielofazowe, włączane na stałe do poszczególnych kanałów, jak np. w testerze Sentry 90 firmy Fairchild. Ponadto testery takie zawierają jeszcze matryce formatujące, złożone z rejestrów, układów multipleksujących i matryc logicznych, które umożliwiają określanie funkcji kanałów testujących, formatu sygnałów testujących oraz przyporządkowują tym formatom określone opóźnienia momentów zmiany stanów.

Przedstawione powyżej rozwiązania prowadzą do bardzo dużej złożoności i komplikacji testerów a co za tym idzie wysokich kosztów produkcji, wysokich kosztów obsługi i serwisu oraz trudności z uzyskaniem dostatecznej niezawodności działania. Istnieją również testery (np. firmy włoskiej SPEA) o takiej strukturze, że każdy kanał zawiera pamięć sekwencji testujących, nadajnik i komparator. Rozwiązania tego typu nie pozwalają jednak na uzyskanie pożądanych opóźnień sygnałów w ramach jednego cyklu pomiarowego.

Innym istotnym problemem jest zapewnienie przez tester możliwości diagnostyki przyczyn niesprawności modułów, jeżeli wynik sprawdzania jest negatywny. Diagnostyka taka jest podstawowym narzędziem procesu napraw i uruchamiania modułów, przy czym pożądany jest jak największy stopień automatyzacji procesu diagnostyki. W większości przypadków dla wykonywania diagnostyki, pomocne jest analizowanie przebiegów sygnałów wewnątrz modułów w wybranych punktach kontrolnych. Ws współczesnych systemach diagnostycznych stosowane jest do tego celu tzw. testowanie wewnątrz obwodowe (in Circuit testing, wykorzystujące specjalne głowice ze sprężynującymi kontaktami igłowymi, o ilościach kontaktów sięgających tysięcy sztuk, współpracujące z płytami adapterowymi, wyznaczającymi punkty kontaktowe specyficzne dla konkretnego modułu. Każdemu takiemu kontaktowi przyporządkowany jest odpowiedni kanał testujący i rejestrujący wyniki testów. Wadą tych testerów są również wysokie ich koszty i duże trudności o charakterze technologicznym, dotyczące wykonywania matryc igłowych o bardzo dużych dokładnościach wymiarów i dużej niezawodności, a ponadto konieczność zapewnienia w testerze bardzo dużej liczby kanałów testujących.

Do celów prostszej diagnostyki wykorzystuje się sondy logiczne, w które również wyposażony jest tester. Umożliwiają one określenie chwilowych stanów w punktach kontrolnych wewnątrz modułów, jednak nie pozwalają na badanie dynamiczne wybranego punktu kontrolnego w rzeczywistym czasie testu jak również nie dają możliwości automatyzacji procesu diagnostyki.

W testerze według wynalazku wyjścia danych pamięci sygnałów testujących są połączone z wejściami danych rejestrów przesuwających, a wyjścia szeregowe tych rejestrów są połączone z wejściami nadajników oraz z wejściami odniesienia komparatów. Wyjścia nadajników są połączone z wyprowadzeniami badanego modułu oraz z wejściami sygnałowymi komparatorów, a. wyjścia komparatorów są połączone z wejściami układu sterowania. Poza tym wejścia zegarowe rejestrów przesuwających oraz wejście dzielnika częstotliwości są połączone z wyjściem generatora zegarowego, którego wejścia programujące są dołączone do układu interfejsu i układu sterującego za pośrednictwem magistrali wewnętrznej, a

156 937 wyjście dzielnika częstotliwości jest połączone z wejściami synchronizacji układu sterowania, pamięci sygnałów testujących, pamięci sygnałów analizujących, pamięci zliczeń i wejść zerujących liczników zliczeń. Wejścia adresowe i sterujące pamięci sygnałów testujących, pamięci sygnałów analizowanych i pamięci zliczeń, są połączone poprzez magistrale lokalną, układ sterujący, magistrale wewnętrzną i układ interfejsu z komputerem. Wyjścia równoległe rejestrów przesuwających są połączone z wejściami danych pamięci sygnałów analizowanych, a do punktów kontrolnych badanego modułu są dołączone wejścia szeregowe danych rejestrów przesuwających i wejścia zegarowe liczników zliczeń. Poza tym wyjścia liczników zliczeń są połączone z wejściami danych pamięci zliczeń.

Zaletą testera według wynalazku jest możliwość zmiany parametrów sygnałów testujących w szerokim zakresie z szybkością równą szybkości testowania, co jest nieosiągalne w dotychczas znanych rozwiązaniach testerów z wydzielonymi blokami generatorów wielofazowych i matryc formatujących. Podczas badania modułu testerem według wynalazku format (kształt, i opóźnienia zmian stanów sygnałów testujących na wyjściu określonego kanału testującego można zmieniać z cyklu na cykl, w sposób dowolny z ograniczeniem wynikającym jedynie z wartości częstotliwości generatora zegarowego.

Drugą zaletą jest możliwość zwiększenia maksymalnej częstotliwości pracy testera w wypadkach, gdy nie ma potrzeby programowania różnych wzajemnych opóźnień sygnałów i formatów;. Praktyczna częstotliwość testowania wzrośnie w takim stosunku w jakim dzieli częstotliwość opisany powyżej dzielnik częstotliwości sygnału z generatora zegarowego, lub inaczej tylokrotnie, ile bitów występuję w słowie pamięci sygnału testującego dla jednego kanału (np. z 10 MHz do 50 MHz).

Ważną zaletą z punktu widzenia projektowania, wykonawstwa i serwisu testera jest uzyskanie dużej jednorodności i unifikacji jego bloków. Wyeliminowanie centralnie usytuowanych bloków takich jak generator sekwencyjny, generator wielofazowy, rejestry matrycy formatującej, na rzecz identycznie zbudowanych wielu zespołów kanałów testujących, prowadzi do znacznego obniżenia liczby różniących się od siebie bloków konstrukcyjnych testera. Wyposażenie testera w układy sondy analizującej wprowadza nowe możliwości diagnostyczne, takie jak automatyzacja diagnostyki, tworzenie systemów ekspertyzy diagnostycznej itp. Możliwe jest również dokumentowanie przez komputer wyników diagnostyki w formie raportów, diagramów graficznych wykresów przebiegu sygnałów w funkcji czasu i innych parametrów.

Wynalazek jest bliżej objaśniony na przykładzie wykonania przedstawionym na rysunku, który jest schematem blokowym układu.

Układ testera składa, się z wielu kanałów testujących oraz wielu kanałów sondy analizującej. W każdym z kanałów testujących znajduje się rejestr przesuwający RDl...RDk współpracujący z nadajnikiem NDl...NDk i komparator Kl...Kk współpracujący z pamięcią sygnałów testujących PTl...PTk, a w każdym z kanałów sondy analizującej znajdują się pamięć sygnałów analizowanych PAl...PAk współpracująca z rejestrem przesuwającym RAl...RAk i pamięć zliczeń PZl...PZk współpracująca z licznikiem zliczeń LZ1_. ..LZk. Wyjścia danych dli...dln,.,..dkl...dkn pamięci sygnałów testujących PTl...PTk są połączone z wejściami danych rejestrów przesuwających RDl...RDk, a wyjścia szeregowe wl...wk tych rejestrów są połączone z wejściami nadajników NDl...NDk oraz wejściami odniesienia wo komparatorów Kl...Kk. Wyjścia nadajników NDl...NDk są połączone z wyprowadzeniami bl...bk badanego modułu oraz wejściami sygnałowymi ws komparatorów Kl...Kk, natomiast wyjścia tych komparatorów są połączone z wejściami skl...skk układu sterowania US. Poza tym wejścia zegarowe wz rejestrów przesuwających RDl...RDk i RAl...RAk oraz wejście dzielnika częstotliwości D są połączone z wyjściem generatora zegarowego G, którego wejścia programujące są dołączone do układu interfejsu Ul i do układu sterującego US za pośrednictwem magistrali wewnętrznej MW. Wyjście dzielnika częstotliwości D jest połączone z wejściami synchronizacji ws układu sterowania US, pamięci sygnałów testujących PTl...PTk, pamięci sygnałów analizowanych PAl...PAk, pamięci

156 937 zliczeń PZl...PZk oraz wejściami zerującymi wr liczników zliczeń LZl...LZk, przy czym wejścia adresowe i sterujące pamięci sygnałów testujących PTl...PTk, pamięci sygnałów analizowanych PAl...PAk, pamięci zliczeń PZl.,.PZk są połączone poprzez magistralę lokalną MA, układ sterujący (US) , magistralę wewnętrzną MW i układ interfejsu Ul z komputerem KP. Ponadto wejścia równoległe rejestrów przesuwających RAl...RAk są połączone z wejściami danych WDl...WDn pamięci sygnałów analizowanych PAl...PAk, zaś wejścia szeregowe danych szd rejestrów przesuwających RAl...RAk i wejścia zegarowe wz liczników zliczeń LZ1...LZK są dołączone do punktów kontrolnych pl...pk badanego modułu, a wejścia liczników zliczeń LZl...LZk są połączone z wejściami danych 11...lm pamięci zliczeń PZ1...PZk.

Działanie testera jest przedstawione na przykładzie pierwszego kanału testującego, w skład którego wchodzą pamięć sygnałów testujących PTl, rejestr przesuwający RD1, nadajnik ND1 i komparator Kl, a działanie sondy analizującej również na przykładzie pierwszego kanału testującego.

Podczas wykonywania testu kolejne n-bitowe słowa zawarte w pamięci sygnałów testujących PTl są odczytywane z częstotliwością równą częstotliwości sygnału f2 generowanego na wyjściu dzielnika częstotliwości D i z jej wyjść danych dll...dln kierowane do wejść równoległych rejestru przesuwającego RD1. Częstotliwość sygnału f2 określa tu częstotliwość testowania i czas trwania cyklu testowego. Z kolei częstotliwość sygnału fl wykorzystywanego dc przesuwania danych w rejestrze nrjpdnwającym Rpl definiuje częstotliwość przekazywania kolejnych sygnałów binarnych z poszczególnych n wyjść pamięci sygnałów testujących PTl. Stosunek częstotliwości F(fl) sygnału fl do częstotliwości F(f2) sygnału f2 wynosi η n = p|f2) ·*· jest równy liczbie bitów w słowie pamięci sygnałów testujących PTl ponieważ tak ustawiony jest podział częstotliwości dzielnika częstotliwości D, do którego wejścia doprowadzony jest również sygnał fl z generatora zegarowego G.

W związku z powyższym na wyjściu szeregowym wl rejestru przesuwającego RD1, częstotliwość zmian stanów jest n-krotnie wyższa od częstotliwości odczytywania słów z pamięci sygnałów testowych PTl, przy czym kolejne, binarne wartości tych stanów są równe wartościom kolejnych bitów w odczytywanym właśnie słowie tej pamięci. Tak więc sygnał na wyjściu szeregowym wl rejestru przesuwającego RD1, przekazywany do wejścia nadajnika ND1 i wejścia odniesienia wo komparatora Kl, charakteryzuje się formatem, opóźnieniami zmian stanów i wartościami binarnymi tych stanów, zdefiniowanymi informacją zakodowaną w odczytanym słowie.

Jeżeli opisany kanał testujący jest dołączony do wejścia badanego modułu, wtedy kompator Kl jest wyłączony, a nadajnik ND1 przesyła do wyprowadzenia bl sygnał o parametrach takich jakie ma na wyjściu szeregowym wl sygnał rejestru przesuwającego RD1. Jeżeli kanałowi testującemu przyporządkowano wyjście badanego modułu wtedy wyjście nadajnika ND1 znajduje się w stanie wysokiej impedancji, a wymieniony sygnał testujący na wyjściu szeregowym wl rejestru przesuwającego RD1 pełni funkcję sygnału wzorcowego. Komparator Kl porównuje ten sygnał z ocenianym sygnałem wyjściowym badanego modułu. Ewentualny sygnał błędu z wyjścia tego komputera jest wysyłany poprzez układ sterowania US i magistrale lokalną MA do układu interfejsowego Ul a następnie do komputera KP.

Odczyt kolejnych słów z pamięci sygnałów testujących PTl jest, za pośrednictwem magistrali lokalnej MA, inicjowany przez układ sterujący US. Układ ten z częstotliwością, równą częstotliwości synchronizującego sygnału f2, zmienia stan magistrali lokalnej MA, zmieniając wartość adresu pamięci kodowanego na liniach tej magistrali. Wymieniony sygnał f2 jest również doprowadzony do wejścia synchronizacji pamięci sygnałów testujących PTl z wyjścia dzielnika częstotliwości D.

W ten sposób każdemu cyklowi testującemu przyporządkowany jest jeden adres pamięci sygnałów testujących PTl, natomiast informacja o parametrach sygnału w dawnym cyklu zapamiętana jest w odpowiadającym temu cyklowi słowie pamięci.

156 937

Analogiczną budowę i funkcje, jak dla opisywanego pierwszego kanału testującego, mają zespoły pozostałych k-1 kanałów testujących.

Opisana powyżej magistrala lokalna MA prócz linii adresowych zawiera również linie sterujące pracą pamięci sygnałów testujących PTl...PTk, przy czym w wypadku potrzeby współpracy tych pamięci z komputerem KP magistrala lokalna MA może być przez układ OS dołączona poprzez układ interfejsu Ul do komputera KP. W ten sposób), np. informacja zawarta w czasie trwania testu w pamięciach sygnałów testujących PTl...PTk, jest zapisywana w tych pamięciach przed rozpoczęciem procesu testowania, przez komputer KP, sterujący działaniem testera.

Podczas badania sondą analizującą, analizowany sygnał z punktu kontrolnego pk jest doprowadzony w każdym cyklu testującym do szeregowego wejścia danych szd rejestru przesuwającego RAI i wejścia zegarowego wz licznika zmian stanów LZ1. Rejestr przesuwający RAI do którego wejścia zegarowego wz dołączono sygnał fl z generatora zegarowego G, pełni funkcję układu próbkującego analizowany sygnał z punktu kontrolnego pl w momentach czasowych, wyznaczonych sygnałem fl.

Sygnały z wyjść równoległych rejestru przesuwającego RAI są podawane na wejścia danych wdl...wdn pamięci sygnałów analizowanych PA1 i zapisywane w niej co odcinek czasu, równy czasowi cyklu sygnału f2 doprowadzonego z wyjścia dzielnika częstotliwości D do wejść synchronizacji ws pamięci sygnałów analizowanych PA1 i pamięci zliczeń PZl. Tak więc w tych samych momentach czasu są również zapisywane w pamięci zliczeń PZl sygnały przesyłane do jej wejść danych 11...lm z wyjść licznika zliczeń LZ1. Licznik ten jest zerowany na początku każdego cyklu wyznaczonego sygnałem f2 podawanym do jego wejścia zerującego wr.

Ponieważ pamięć sygnałów analizowanych PAl i pamięć zliczeń PZl mają wejścia adresowe dołączone do linii adresowych wspólnej magistrali lokalnej MA, a stan tych linii zmienia się z częstotliwością sygnału f2, to każdemu zapisanemu słowu w tych pamięciach odpowiadają parametry sygnału testującego w innym cyklu pobudzania badanego modułu.

Zakład Wydawnictw UP RP. Nakład 90 egz.

Cena 3000 zł

Claims (1)

1. Zastrzeżenie patentowe

   Tester do dynamicznego sprawdzania modułów cyfrowych zawierający wiele jednakowych kanałów testujących oraz wiele kanałów sondy analizującej współpracujących z komputerem sterującym, przy czym w każdym z kanałów testujących znajduje się rejestr przesuwający współpracujący z nadajnikiem i komparator współpracujący z pamięcią sygnałów testujących, a w każdym z kanałów sondy analizującej znajdują się pamięć sygnałów analizowanych współpracująca z rejestrem przesuwającym i pamięć zliczeń współpracująca z licznikiem zliczeń, znamienny tym, że wyjścia danych (dll...dln,....dkl...dkn) pamięci sygnałów testujących (PTl...PTk) są połączone z wejściami danych rejestrów przesuwających (RDl...RDk), a wyjścia szeregowe (wl...wk) tych rejestrów są połączone z wejściami nadajników (NDl...NDk) oraz z wejściami odniesienia (wo) komparatorów (Kl....Kk), zaś wyjścia nadajników (NDl...NDk) są połączone z wyprowadzeniami (bl...bk) badanego modułu oraz z wejściami sygnałowymi (ws) komparatorów (Kl...Kk), natomiast wyjścia tych komparatorów są połączone z wejściami (skl...skk) układu sterowania (US), a ponadto wejścia zegarowe (wz) rejestrów przesuwających ((RDl...RDk) i (PAl...RAk) oraz wejście dzielnika częstotliwości (D) są połączone z wejściem generatora zegarowego (G), którego wejścia programujące są dołączone do układu interfejsu (Ul) i do układu sterującego (US) za pośrednictwem magistrali wewnętrznej ((MW, a wyjście dzielnika częstotliwości (D) jest połączone z wejściami synchronizacji (ws) układu sterowania (US), pamięci sygnałów testujących (PTl...PTk), pamięcie sygnałów analizowanych (PAl...PAk), pamięci zliczeń (PZl...PZk) oraz wejściami zerującymi (wr) liczników zliczeń (LZl...LZk), przy czym wejścia adresowe i sterujące pamięci sygnałów testujących (PTl...PTk), pamięci sygnałów analizowanych (PAl...PAk), pamięci zliczeń (PZl...PZk) są połączone poprzez magistralę lokalną (MA), układ sterujący (US), magistralę wewnętrzną (MW) i układ interfejsu (Ul) z komputerem (KP), a ponadto wejścia równoległe rejestrów przesuwających (RAl...RAk) są połączone z wejściami danych (WDl...WDn) pamięci sygnałów analizowanych (PAl.,.PAk), zaś wejścia szeregowe danych (szd) rejestrów przesuwających (RAl...RAk) i wejścia zegarowe (wz) liczników zliczeń (LZl...LZk) są dołączone do punktów kontrolnych (pl...pk) badanego modułu, a wyjścia liczników zliczeń (LZl...LZk) są połączone z wejściami danych (ll...lm) pamięci zliczeń (PZl...PZk).