PL151018B1 - Układ organizacji pamięci elektronicznej z zabezpieczeniem przed odczytem fałszywej informacji - Google Patents

Description

OPIS PATENTOWY

URZĄD

PATENTOWY

RP

Patent dodatkowy do patentu nrZgłoszono: 85 08 23 /P. 255111/ Pierwszeństwo-CZ Y ¹ ELNIA

Int. CI.® G06F 12/16

Zgłoszenie ogłoszono: 67 35 18

Opis patentowy opublikowano: 1990 12 31

Twórcy wynalazku: Zygmunt Jakieła, Józef Regulski

Uprawniony z patentu: Zakłady Elektroniczne Unitra-Warel, Warszawa /Polska/

UKŁAD ORGANIZACJI PAMIĘCI ELEKTRONICZNEJ Z ZABEZPIECZENIEM PRZED ODCZYTEM FAŁSZYWEJ INFORMACJI

Przedmiotem wynalazku jest układ organizacji pamięci elektronicznej z zabezpieczeniem przed odczytem fałszywej informacji. Wynalazek znajduje zastosowanie w urządzeniach rejestrujących, zliczających itp.

Znane są układy, w których stosowane są buforowe zasilania pamięci przy użyciu akumulatora lub baterii. Takie zasilanie powoduje zabezpieczenie układu pamięci przed utratą zapisanej uprzednio informacji w przypadku zaniku napięcia z zewnętrznego źródła zasilania. Zabezpieczenie takie nie spełnia swojej funkcji w urządzeniach, w których niezbędne jest wielokrotne wpisywanie informacji zmieniających się w czasie np. w urządzeniach liczących, rejestrujących i innych podobnych urządzeniach. Jeżeli w urządzeniach tych w trakcie procesu wpisywania informacji do pamięci, nastąpi zanik napięcia z zewnętrznego źródła zasilania, to układy współpracujące z pamięcią i organizujące jej właściwy system pracy, zostaną pozbawione napięcia zasilającego i wtedy proces zapisu zostanie przerwany, a w pamięci pozostanie fałszywa informacja. .

Celem wynalazku jest opracowanie takiego układu zapisu informacji do pamięci elektronicznej typu RAM, który będzie zapewniał poprawny odczyt informacji, zaistniałych w czasie i wpisanych do pamięci przed momentem zaniku napięcia z zewnętrznego źródła zasilania. Cel ten osiągnięto dzięki temu, że informacja w postaci impulsów TTL podawana jest na wejście bramki logicznej, której wyjście połączone jest z wejściem licznika impulsów. Wyjścia równoległe licznika impulsów połączono z wejściami równoległymi rejestru równoległoszeregowego, którego wyjście połączono z wejściem DJ pamięci, zaś wyjście DO tej pamięci połączono z układem analizującym stan komórki informacyjnej oraz z odbiornikiem informacji. Wyjście układu analizującego stan komórki informacyjnej połączono poprzez bramkę logiczną z licznikiem adresów, zaś wyjścia tego licznika połączono z wejściami

151 018

151 018 adresowymi pamięci· Równolegle do wyjść licznika adresów przyłączono dekoder adresu o numerze N+1 oraz dekoder adresu o numerze 1. Wyjścia dekoderów połąozono z licznikiem adresów poprzez bramkę logiczną, przy czym ponadto wyjście dekodera o numerze ”1” połączono z wejściem przepisującym L rejestru równoległo-szeregowego, natomiast wyjście dekodera o numerze N+1 połąozono z wejściem sterującym bramki logicznej·

Cyklem całości pracy steruje generator impulsów wyzwalany z układu inicjującego, przy czym jedno z wyjść generatora połączone jest z wejściem CE pamięci na które przysyłane są impulsy uaktywniające oraz z wejściami CU rejestru równoległo-szeregowego i licznika adresów» zaś drugie wyjście połączone jest z bramką logiczną·

Zaletą wynalazku jest wyeliminowanie możliwości odczytu z pamięci fałszywych informacji wpisanych do pamięci w momencie zaniku zewnętrznego napięcia zasilaj ąpego oraz wyeliminowanie pomocniczych źródeł zasilania układów towarzyszących pamięci·

Przedmiot wynalazku zostanie bliżej wyjaśniony w przykładzie wykonania przedstawionym na rysunku, z którego wynika, że wynalazek zbudowany jest z odpowiednio połączonych następujących bloków takich jak: układu inicjującego 1, licznika adresów 2, pamięci 3, generatora 4, układu analizującego stan komórki informacyjnej 5, bramki logicznej 6, odbiornika informacji 7, dekodera stanu N+1 - 8, bramki logicznej 9, licznika impulsów 10, rejestru równoległo-szeregowego 11, dekodera stanu 1” - 12 oraz bramki logicznej 13·

Przykładowy opis działania wynalazku przedstawiono po przyjęciu następujących warunków początkowych:

a/ pamięć zasilana z akumulatora w układzie buforowym jest zapisana informacją składającą się z N słów jednobitowych, b/ w komórce informacyjnej o adresie L = 0 znajduje się 0 logiczne, co oznacza, źe właściwa informacja znajduje się w obszarze pamięci o adresach B^, c/ pamięć została podzielona na następujące obszary:

- komórki pamięci o adresach B^ do powtórnego zapisu N słów informacyjnych,

- komórki pamięci o adresach A_k do zapisu N słów informacyjnych.

W momencie pojawienia się zewnętrznego napięcia zasilania układ inicjujący pracę 1 ustawia licznik adresów 2 w stanie 0, poprzez bramkę logiczną 6, wejście R/W rodzaju pracy pamięci 3 w stanie R /odczyt/ oraz odblokowuje generator taktujący 4, sterujący dalszą pracą całego układu. Układ analizujący stan komórki informacyjnej 5 po stwierdzeniu, że pod adresem L = 0 znajduje się 0 logiczne nie ingeruje w stan licznika adresów 2, który po impulsie taktującym zmienia swój stan wyjściowy na B₁ = 1 będący adresem komórki zawierającej pierwsze słowo informacyjne przechowywane w pamięci, po czym następuje odczyt informacji z komórki pamięci o adresie I”. Następny impuls taktujący zwiększa o jeden stan licznika adresów ustalając adres pamięci na B₂ = 2 i następuje odczyt informacji z komórki o adresie ”2”. Kolejne impulsy taktujące zwiększają stan licznika adresów kolejno aż do Β = N, czyli do momentu odczytu wszystkich N słów. Kolejny impuls ustalający stan licznika adresów na Β = K + 1 powoduje wysłanie z dekodera liczby N + 1 8 impulsu ustalającego licznik adresów w stan A^ = η - N oraz zmieniającego przy pomocy bramki logicznej 6 rodzaje pracy pamięci ustawiając ją w stanie zapis”. Jednocześnie zostaje odblokowana bramka 9 umożliwiająca przyjęcie nowej informacji przez wejście licznika 10 pełniącego funkcję pamięci pomocniczej. Po przyjęciu przez licznik 10 nowej informacji i zablokowaniu bramki logicznej 9 następuje przepisanie stanu licznika 10 do rejestru równoległo-szeregowego 11 i rozpoczyna się proces przepisywania nowej informacji zgromadzonej w rejestrze 11 do komórek pamięci o adresach A^. Pierwszy bit zostaje wpisany pod uprzednio ustawiony adres A^ - n - N, a ostatni pod adres A^ = n - 1.

Kolejny impuls taktujący ustawia licznik adresów w stan 0, co jest adresem komórki informacyjnej. Pod ten adres zostaje do pamięci wpisany stan 1 potwierdzający przyjęcie wszystkich N bitów pod adresy A^. Kolejny impuls taktujący przestawia licznik adresów 2 w stan 8.^=1. Stan ten powoduje wysłanie przez dekoder stanu 1 12 do rejestru równoległo-szeregowego 11 impulsu umożliwiającego powtórne przepisanie stanu licznika 10 do rejestru 11. Kolejne impulsy taktujące powodują przepisanie zgromadzonej w rejestrze 11 informacji do komórek pamięci o adresach B^. Po osiągnięciu przez licznik adresów 2

151 018 stan Β = H i wpisaniu pod ten adres N-tego bitu, kolejny impuls taktujący ćmienia stan licznika adresów na N + 1 a wówczas dekoder 8 stan N + 1 powoduje wysłanie impulsu zerującego licznik adresów i wówczas pod adres L = 0 impuls taktujący wpisuje ^M0 logiczne potwierdzające wpis wszystkich N bitów do komórek pamięci o adresach B^· Po wpisaniu ”0” do komórki informacyjnej L = 0, zmienia się stan wejścia R/W pamięci 3 ustalając je w stan R /odczyt/ umożliwiający odczyt stanu komórki informacyjnej, a następnie przesłanie zapamiętanej informacji z właściwego obszaru pamięci odbiornika 7.

Jeśli w czasie zapisu informacji do komórek o adresach B^ nastąpi zanik napięcia z zewnętrznego źródła zasilania, wówczas do komórki informacyjnej o adresie L = 0 nie zostanie wpisane ⁿ0 logiczne potwierdzające wpis wszystkich bitów pod adres B^. Akumulator podtrzyma informacje zgromadzone w pamięci, przy czym w obszarze pamięci o adresach A^ będzie to pełna i właściwa informacja wpisana tam przed zanikiem zewnętrznego napięcia zasilania, natomiast w obszarze pamięci o adresach B^ znajdzie się informacja fałszywa. ·

Po pojawieniu się napięcia z zewnętrznego źródła zasilania układ 5 analizujący stan komórki informacyjnej odczyta stan 1” potwierdzający wpis pełnej informacji pod adresy A_k przed zanikiem napięcia zasilania i ustawi stan licznika adresów na wartość A-j = n-N.

Z tego obszaru pamięci zostanie dokonany odczyt informacji. Po odczycie N-tego bitu spod adresu A^ = n - 1 licznik adresów 2 wysyła sygnał swego przepełnienia CA, który ustawi stan licznika na wartość 1. Równocześnie pamięć 3 zostanie ustawiona w rodzaj pracy W /zapis/.

Pamięć jest gotowa do przyjęcia nowej informacji, która zostanie wpisana do obszaru o adresach B^. Poprzez otwarcie bramki 9 następuje przyjęcie nowej informacji do licznika 10. Po przyjęciu przez licznik 10 nowej informacji i zablokowaniu bramki 9 następuje przepisanie informacji zgromadzonej w liczniku 10 do rejestru 11 a następnie do pamięci 3. Pierwszy bit zostaje wpisany pod uprzednio ustawiony adres = 1, ostatni - pod adres B^ = N. Kolejny impuls ustawiający stan licznika adresów na Β = N + 1 powoduje wysłanie z dekodera 8 liczby N + 1 impulsu zerującego licznik adresów i wówczas pod adres L = 0 wpisuje się ”0” logiczne potwierdzające wpis wszystkich R bitów do komórek pamięci o adresach Kolejny impuls^taktujący ustawi licznik adresów w stan 1”. Dekoder tego stanu 12 wysyła impuls do rejestru 11 umożliwiający powtórne przepisanie stanu licznika 10 do rejestru 11. Jednocześnie licznik adresów 2 ustawia się w stan odpowiadający adresowi A^ = η - N. Kolejne impulsy taktujące powodują przepisanie informacji z rejestru 11 do komórek pamięci o adresach A^. Po osiągnięciu przez licznik adresów stanu A^ = n - 1 kolejny impuls taktujący ustawia licznik adresów w stan 0 będący adresem bitu informacyjnego. Do komórki o adresie L = 0 zostaje wpisana ”1” logiczna potwierdzająca Wpis wszystkich N bitów do komórek pamięci o adresach A^. Po wpisaniu 0” do komórki informacyjnej o adresie L = 0 zmienia się stan wyjścia R/W” pamięci ustawiając je w stan R /odczyt/, co umożliwia odczyt stanu komórki informacyjnej, a następnie przesłanie zapamiętanej informacji z właściwego obszaru pamięci do odbiornika 7.

Claims (4)

1. Zastrzeżenia patentowe

   1. Układ organizacji pamięci elektronicznej z zabezpieczeniem przed odczytem fałszywej informacji, w którym pamięć zasilana jest z akumulatora w układzie buforowym, znamienny tym, że informacja w postaci impulsów TTL podawana jest na wejście bramki logicznej /9/, której wyjście połączone jest z licznikiem impulsów /10/, a wyjścia równoległe tego licznika połączone są z wejściami równoległymi rejestru równoległo-szeregowego /11/, którego wyjście połączono z wejściem DJ pamięci /3/, natomiast wyjście DO pamięci /3/ połączone jest poprzez układ analizujący stan komórki /5/ i bramkę logiczną /13/ z wejściem licznika adresów /2/, a wyjścia tego licznika połączone są z wejściami pamięci /3/, przy czym równolegle do jego wyjść podłączony jest dekoder adresu o numerze N +1” /8/ i dekoder adresu o numerze ”1” /12/.

   151 018
2. 2. Układ według zastrz· 1, znamienny tym, że jest sterowany z generato ra /4/ wyzwalanego z układu inicjującego /1/, przy czym jedno z wyjść generatora połączone jest z wejściem CU rejestru równoległo-szeregowego /11/ i wejściem CU licznika adresów /2/ oraz wejściem CE pamięci /3/, zaś drugie wyjście połączone jest z bramką logiczną /9/.
3. 3. Układ według zastrz. 1, znamienny tym, że wyjścia dekoderów /8 i 12/ połączone są poprzez bramkę logiczną /13/ z licz niklem adresów /2/, przy czym ponad to wyjście dekodera /8/ połączone jest z wejściem sterującym bramki logicznej /9/, zaś wyjście dekodera /12/ z wejściem przepisującym L rejestru /11/.
4. 4. Układ według zastrz. 1, znamienny tym, że wyjście DO pamięci /3/ połączone jest również z wejściem odbiornika informacji /7/.

   Zakład Wydawnictw UP RP. Nakład 100 egz.

   Cena 1500 zł