Przedmiotem wynalazku jest blok pamieci zwlaszcza analizatora stanów logicznych. Znany jest z ksiazki J. Pienkosa i J. Turczynskiego pt. „Uklady scalone TTL w systemach cyfrowych" WKiL Warszawa 1980, blok pamieci zlozony z czterech ukladów pamieci, dekodera oraz licznika adresów. Do wszystkich ukladów dopro¬ wadzony jest równolegle adres z licznika adresów. Wejscia wyboru ukladu poszczególnych ukladów pamieci po¬ laczone sa z wyjsciami dekodera, przy czym dekoder ten jest sterowany z drugiego stopnia licznika adresów. Zna¬ ny blok pamieci ma ograniczona szybkosc zapisu próbek danych w ukladach pamieci. Ograniczenie to wynika z opóznienia w ustaleniu adresu oraz z czasu wpisu do ukladu pamieci. Suma tych czasów okreslajaca czas zapisu do pojedynczego ukladu pamieci w bloku pamieci czesto przekracza okres próbkowania. Ogranicza to maksy¬ malna czestotliwosc zapisu.Celem wynalazku jest zbudowanie bloku pamieci nie posiadajacego wyzej wymienionych ograniczen. Cel ten osiagnieto w bloku pamieci posiadajacym szereg równolegle polaczonych kanalów pamieci, z których kazdy zawiera bufor pamieci i uniwibrator sterowane z wyjscia dekodera, licznik sterowany z wyjscia uniwibratora oraz znany uklad pamieci sterowany z wyjsc buforu pamieci, z wyjscia licznika i poprzez bramke z wyjscia uniwibra¬ tora, przy czym wyjscia ukladów pamieci polaczone sa z wejsciami multiplekserów sterowanych z licznika adre¬ su.W bloku pamieci wedlug wynalazku, poprzez zrównoleglenie w czasie zapisu kolejnych próbek danych do kolejnych ukladów pamieci, zwieksza sie szybkosc zapisu. Czestotliwosc próbkowania rosnie tyle razy ile zasto¬ sowano równoleglych* kanalów pamieci, do których na przemian wpisywane sa próbki danych. Wynalazek zosta¬ nie dokladniej objasniony na przykladzie wykonania przedstawionym na rysunku, który jest schematem bloku pamieci.Blok pamieci zbudowany jest z licznika adresu LA, dekodera D, kanalów pamieci KP1, KPM oraz z mul¬ tiplekserów MX1, MXM. Kazdy kanal pamieci KP1, KPM zbudowany jest z bufora pamieci B1, BM, uni¬ wibratora U1 UM, licznika L1, LM, bramki G1, GM oraz ukladu pamieci P1, PM. Do wejsc buforów pamieci B1,....BM doprowadzone sa stany N kanalów wejsciowych K1, KN. Kazde wyjscie dekodera D, stero¬ wanego z licznika adresów LA, polaczone jest z odpowiednim kanalem pamieci KP1, KPM, a w nim z buforem pamieci B1, BM i uniwibratorem U1 UM. Z wyjscia uniwibratora U1 UM sterowany jest licznik L1 LM oraz Poprzez bramke G1, GM uklad pamieci P1 PM. Wyjscie licznika L1 LM polaczone jest z 145 9952 145 995 ukladem pamieci P1, PM, do którego N równoleglych wejsc danych dolaczone sa wyjscia bufora pamieci B1, BM. Drugie wejscie bramki G1, GM w kazdym kanale pamieci KP1, KPM jest polaczone z zaciskiem linii zapisu/odczytu ZO. Licznik adresu LA polaczony jest swym jednym wejsciem z zaciskiem sygnalów próbku¬ jacych T, a drugim wejsciem, tak jak i pozostale liczniki L1, LM w kanalach pamieci KP1, KPM, z zacis¬ kiem zerowania ZE. Wyjscia kazdego ukladu pamieci P1, PM, bedace wyjsciami kanalów pamieci KP1, KPM, polaczone sa z wejsciami multiplekserów MX1, MXM sterowanych z licznika adresu LA. Na wyjsciach multi¬ plekserów MX1, MXM otrzymywane sa kolejne próbki danych zapisanych w bloku pamieci.Stany N kanalów wejsciowych K1, KN zapisywane sa kolejno do M buforów pamieci B1, BM. Impul¬ sy zegarowe wpisu do wspomnianych buforów otrzymuje sie w dekoderze D dekodujacym kolejne stany liczni¬ ka adresu LA. Licznik ten jest modulo M. Na wejscie zegarowe licznika adresu LA podawany jest sygnal próbku¬ jacy. Impulsy z wyjsc dekodera D powoduja kolejne wpisywanie próbek danych z kanalów wejsciowych K1, KN do buforów pamieci B1, BM. Uniwibratory U1, UM wyzwalane kolejno sygnalami z dekodera D generuja impulsy wpisu do kolejnych ukladów pamieci P1, PM. Impulsy te przechodza przez bramki G1, GM. Tylne zbocza impulsów generowanych przez uniwibratory U1, UM zwiekszaja o 1 stan liczników L1, LM, które wskazuja adresy próbek danych zapisywanych w nastepnym cyklu. W czasie odczytu adresowa¬ nie ukladów pamieci jest takie samo. Impulsy z uniwibratorów U1, UM zablokowane sa przez bramki G1, GM pelniace przy odczycie role blokady. Wyjscia poszczególnych kanalów pamieci KP1, KPM dolaczone sa do wejsc multiplekserów MX1, MXM w taki sposób, ze do pierwszego multipleksera MX1 dolaczonych jest M ko¬ lejnych próbek pierwszego kanalu, do drugiego multipleksera MX2 M kolejnych próbek drugiego kanalu itd.Wszystkie multipleksery MX1, MXM adresowane sa tym samym adresem podanym z licznika adresu LA. Ko¬ lejne impulsy odczytu powoduja pojawienie sie na wyjsciach multiplekserów MX1, MXM kolejnych próbek da¬ nych zapisanych w bloku pamieci.Zastrzezenie patentowe Blok pamieci zwlaszcza analizatora stanów logicznych zawierajacy uklady pamieci, dekoder oraz licznik adresu, znamienny tym, ze ma szereg równolegle polaczonych kanalów pamieci (KP1, KPM), z któ¬ rych kazdy zawiera bufor pamieci (B1,...BM) i uniwibrator (U1, UM) sterowane z wyjscia dekodera (D), licznik (L1, LM) sterowany z wyjscia uniwibratora (U1,....UM) oraz znany uklad pamieci (P1, PM) sterowany z wyjsc buforu pamieci (B1, BM), z wyjscia licznika (L1, LM) i poprzez bramke (G1, GM) z wyjscia uniwi¬ bratora (U1, UM), przy czym wyjscia ukladów pamieci (P1, PM) polaczone sa z wejsciami multiplekserów (MX1, MXM) sterowanych z licznika adresu (LA).145 995 r l 4 4* 1f l 8Q TT L ^ PL