Przedmiotem wynalazku jest analizator stanów logicznych, umozliwiajacy jednoczesna obserwacje i analize wielu przebiegów logicznych badanych ukladów, szczególnie przebiegów logicznych ukladów cyfrowych.Dotychczasowe analizatory stanów logicznych ukladów cyfrowych dokonuja rejestracji sygnalów logi¬ cznych w równych odstepach czasu. Stan ten powoduje, ze podczas jednoczesnej obserwacji przebiegów logi¬ cznych o bardzo krótkich i bardzo dlugich okresach czasu trwania, analizatory musza byc wyposazone w pamiec logiczna o bardzo duzej pojemnosci. W zwiazku z tym koszt analizatora jest znaczny.Znany jest na przyklad analizator elementów, ukladów i struktur logicznych z polskiego opisu patentowe¬ go nr 95 698, który posiada komutator "zapis-odczyt" generujacy w sposób wymuszony cykle zapisu wyjscio¬ wych stanów logicznych do pamieci. Obserwacja tych przebiegów ze wzgledu na pojemnosc informacyjna, dokonywana jest na przyklad na monitorach X - Y, które sa elementami kosztownymi i trudno dostepnymi.Celem wynalazku jest skonstruowanie prostego i wygodnego w obsludze urzadzenia umozliwiajacego obser¬ wacje zmian logicznych ukladów cyfrowych i wykrywanie uciazliwych uszkodzen urzadzen cyfrowych, polegaja¬ cych szczególnie na sporadycznym wchodzeniu ich w stany niedozwolone.Analizator wedlug wynalazku posiadajacy dowolna ilosc wejsc i wyposazony w znane bloki funkcjonalne, takie jak blok pamieci, uklady formowania sygnalu wyjsciowego, blok sterowania oraz rejestr wejsciowy, charak¬ teryzuje sie tym, ze posiada uklad wykrywajacy zmiane wartosci logicznej w czasie wybranych sygnalów wej¬ sciowych, który stanowia klucze strobu wejsciowego i uklad róznicy logicznej, polaczony z wielokanalowym ukladem wejsciowym, rejestrem wejsciowym i blokiem sterowania oraz ma uklad porównania slowa kluczowego wyposazony w uklad pamietajacy slowa kluczowego polaczony z blokiem sterowania i rejestrem wejsciowym.Ponadto analizator zawiera uklad zmiennego opózniania sygnalu wyzwalajacego, polaczony z ukladem formo¬ wania sygnalu wyjsciowego i ukladem wyswietlajacym oraz ma uklad generujacy sygnal blokady zapisu, który stanowi uklad róznicy zwlocznej polaczony z licznikiem zwlocznym i z ukladem pamietajacym ilosc cykli zapisu po slowie kluczowym.Analizator wedlug wynalazku umozliwia rejestracje stanów logicznych w cyklu niesynchronicznym, to znaczy tylko w tych momentach czasu, w których nastepuje zmiana wartosci logicznej wybranych sygnalów wejsciowych. Umozliwia rejestracje znacznie wiekszej ilosci stanów logicznych niz w znanych urzadzeniach dotychczasowych o tej samej pojemnosci pamieci. Ponadto analizator ten umozliwia cykliczna rejestracje2 130 455 wszystkich zmian sygnalów wejsciowych, az do momentu pojawienia sie stanu niedozwolonego lub stanu szcz¬ ególnie interesujacego. Po wykryciu tych stanów analizator dokonuje okreslonej przez uzytkownika ilosci rejes¬ tracji, po czym proces rejestracji ulega zablokowaniu, co umozliwia obserwacje zmian stanów logicznych zarówno przed, jak i po pojawieniu sie interesujacego stanu. Niezaleznie od tego mozliwa jest rejestracja sygnalów logi¬ cznych w systemie dotychczas praktykowanym, to znaczy w scisle okreslonych odstepach czasu. Analizator wedlug wynalazku jest prostej konstrukcji i moze byc wykorzystany w formie przystawki do oscyloskopu.Mozliwosc przesuwania obrazu na ekranie oscyloskopu umozliwia obserwacje duzej ilosci zarejestrowanych sta¬ nów logicznych bez wplywu na czytelnosc obrazu. W tym przypadku na ekranie oscyloskopu widoczny jest tylko wybrany fragment obrazu.Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku w postaci schematu bloko¬ wego.Analizator wedlug wynalazku posiada n wejsc informacyjnych We i do Wen polaczonych z wielokanalo¬ wym ukladem wejsciowym UWE, który z kolei laczy sie z rejestrem wejsciowym RWE oraz z ukladem wykrywa¬ jacym zmiane wartosci logicznej w czasie wybranych sygnalów wejsciowych I, który stanowia klucze strobu wejsciowego KSW i uklad róznicy logicznej URL. Wyjscie rejestru wejsciowego RWE polaczone jest z ukladem róznicy logicznej URL, z blokiem pamieci cyfrowej SPC oraz z ukladem porównania PSK slowa kluczowego, który z kolei laczy sie z ukladem pamietajacym SK slowo kluczowe okreslajace interesujacy stan logiczny.Wyjscie bloku pamieci cyfrowej SPC polaczone jest z ukladem formowania sygnalu wyjsciowego UFS, aten z kolei polaczony jest z ukladem wyswietlajacym DISP bezposrednio oraz posrednio poprzez uklad zmiennego opóznienia sygnalu wyzwalajacego OPSW.Ponadto analizator posiada blok sterowania STER polaczony z rejestrem wejsciowym RWE, ukladem róznicy logicznej URL, ukladem porównania PSK slowa kluczowego z pamiecia cyfrowa SPC, z ukladem formo¬ wania sygnalu wyjsciowego UFS, wejsciem strobu zewnetrznego STRZ oraz z ukladem generujacym sygnal blo¬ kady zapisu II, który stanowia uklad róznicy zwlocznej URZW polaczony z licznikiem zwlocznym LZW i ukla¬ dem pamietajacym ilosc cykli zapisu UPL. Licznik zwloczny LZW jest równiez polaczony z blokiem sterowania - STER.Dzialanie analizatora wedlug wynalzku jest nastepujace. Na kluczach strobu wejsciowego KSW ustala sie te kanaly wejsciowe, w których zmiana stanu logicznego sygnalu powoduje powstanie cyklu zapisu do bloku pamieci cyfrowej SPC. Nastepnie ustala sie w ukladzie pamietajacym SK slowo kluczowe zawierajace najbar¬ dziej interesujacy stan logiczny Po nacisnieciu przelacznika "start" nastepuje wyzerowanie adresu bloku pamieci cyfrowej SPC. Kazda zmiana wartosci logicznej sygnalu wejsciowego wybranego przez klucze strobu wejsciowego KSW lub pojawienie sie sygnalu na wejsciu strobu zewnetrznego STRZ powoduje zapisanie do kolejnej komórki bloku pamieci cyfrowej SPC informacji z wejscia Wei do Wen. Istnieje mozliwosc dokonywania zapisów informacji wejscio¬ wych do bloku pamieci cyfrowej SPC w dwóch trybach, a mianowicie w cyklu zapisu prostego i zapisu cykliczne¬ go. Przy zapisie prostym proces rejestracji konczy sie z chwila zapelnienia bloku pamieci cyfrowej SPC.W przypadku zapisu cyklicznego, po zapisaniu ostatniej komórki bloku pamieci cyfrowej SPC, nastepuje po¬ nowne zapisywanie w bloku pamieci, poczawszy od slowa o adresie zerowym.Stan ten trwa do momentu pojawienia sie stanu logicznego identycznego ze slowem kluczowym ustawio¬ nym w ukladzie pamietajacym SK. Od tego momentu nastepuje zliczanie cykli zapisu w bloku pamieci cyfro¬ wej SPC na liczniku zwlocznym LZW. W momencie gdy stan tego licznika zrówna sie z wartoscia ustawiona ^rzez uklad pamietajacy UPL, nastepuje zablokowanie procesu zapisu do bloku pamieci cyfrowej SPC.Zastrzezenie patentowe Analizator stanów logicznych zawierajacy uklady wejsciowe, pamiec, uklady formowania sygnalu wyjscio¬ wego, blok sterowania oraz rejestr wejsciowy, znamienny tym, ze posiada uklad wykrywajacy zmiane wartosci logicznej w czasie wybranych sygnalów wejsciowych (I), które stanowia klucze strobu wejsciowe¬ go (KSW) i uklad róznicy logicznej (URL), polaczony z wielokanalowym ukladem wejsciowym (UWE), rejest¬ rem wejsciowym (RWE) i blokiem sterowania (STER) oraz ma uklad porównania (PSK) slowa kluczowego wyposazony w uklad pamietajacy (SK) slowa kluczowego, polaczony z blokiem sterowania (STER) i rejestrem wejsciowym (RWE), a ponadto zawiera uklad zmiennego opózniania sygnalu wyzwalajacego (OPSW), polaczony z ukladem formowania sygnalu wyjsciowego (UFS) i ukladem wyswietlajacym (DISP) oraz ma uklad generujacy sygnal blokady zapisu (II), który, stanowi uklad róznicy zwlocznej (URZW), polaczony z licznikiem zwlocz¬ nym (LZW) i z ukladem pamietajacym ilosc cykli zapisu (UPL) po slowie kluczowym.130455 PL