Opis patentowy opublikowano: 1985 09 30 126398 Int. Cl3 H04Q 11/04 Twórca wynalazku: Uprawniany z patentu: Compagnie Industrielle Des Telecommunications Cit-Alcatel, Paryz (Francja) Uklad logiczny sterowania multipleksowej jednostki przylaczeniowej o komutacji czasowej i Wynalazek dotyczy ukladu logicznego sterowania multipleksowej jednostki przylaczeniowej w centrali o komutacji czasowej, która to jednostka zawiera pewna liczbe modulów laczacych.Wiadomo, ze centrala o komutacji czasowej jest laczona badz z centralami elektromechanicznymi, badz z centralami o komutacji czasowej, badz z od¬ dalonymi koncentratorami zwanymi satelitami. Kaz¬ da z tych central posiada zegar zwany zegarem oddalonym, który nie pracuje w fazie z zegarem z zegarem lokalnym. Rózne zegary sa plesiochro- niczne. Zachodzi wiec koniecznosc synchronizowania multipleksowych kanalów czasowych z zegarem lo¬ kalnym, by istniala mozliwosc detekcji slowa blo¬ kujacego ramki i slowa blokujacego szeregu ramek i co za tym idzie, uzyskac sygnalizacje przesylane kazdym multiplekserem w kazdej ramce.Znane sa uklady polaczen multipleksowych, zwla¬ szcza z artykulu pp. Feuerstein, Jacob, Renoulin i Guezou pt. „Grupa wyposazenia do synchronizacji systemu komutacji czasowej Platon", który ukazal sie w czasopismie Commutation et Electroniaue nr 34 z lipca 1971, strony 7 do 24.Tego rodzaju uklady polaczen multipleksowych sa sterowane ukladem logicznym sterowania opi¬ sanym w arytykule pp. Jacob, Renculin i Voyer pt: „Koncentrator przestrzenno-czasowy dla 500 abo¬ nentów dla systemu komutacji czasowej Platon E10", który ukazal sie w czasopismie Revue Commutation et Electroniaue, nr 34 z lipca 1971, strony 25 do 47. 10 15 20 30 2 Znany uklad sterowania posiada te niedogodnosc, ze mozna sterowac tylko ograniczona liczbe modu¬ lów laczacych, mniejsza lub równa 4. Powoduje to ograniczenia w zakladaniu central, a wynika to z faktu, ze wymagana jest duza liczba logicznych ukladów sterujacych dla zespolu synchronizowanych multliplekserów.Uklad logiczny sterowania multipleksowej jedno¬ stki przylaczeniowej w centrali o komutacji cza¬ sowej, która to jednostka przylaczeniowa zawiera pewna liczbe modulów laczacych, wedlug wynalazku charakteryzuje sie tym, ze zawiera co najmniej je¬ den zespól utworzony z procesora glównego, z dwójch procesorów podrzednych, z których kazdy zarzadza polowa modulów laczacych i z których kazdy po¬ laczony jest z pamiecia wymian polaczonej z pa¬ miecia wspólna i z procesorami podrzednymi pola¬ czonymi poprzez lacznik szyny, a jednoczesnie z procesorem gównym, z lacznika miedzyprocesoro- wego polaczonego z kazdym z procesorów podrzed¬ nych i z procesorem glównym oraz z interfejsu wymiany polaczonego z procesorem glównym, jak równiez z obwodami znacznikowymi i obwodem sprawdzajacym centrali.Korzystnym jest, jesli uklad zawiera dwa iden¬ tyczne zespoly podlaczone do tej samej jednostki przylaczeniowej, a procesor glówny kazdego z ze¬ spolów jest polaczony z obwodem selekcji zapew¬ niajacym przerzucanie dzialania z jednego zespolu 126 398' 3 126 398 4 na drugi, a ponadto pamiec wymian kazdego zes¬ polu jest polaczona z drugim zespolem.Procesor glówny i procesory podrzedne sa iden- tyczne^ K^ayefrrite pamiec wspólna i pamieci zwia- f^ujic*zj grocesbramU podrzednymi sa identyczne.\ Jednostka przylaczeniowa, w korzystnym rozwia¬ zaniu zawiera osiefri modulów laczacych, a kazdy modul laczacy jest polaczony z czterema multiplek¬ sami Wej^ciowymiT z czterema multlipleksami wyj- clowymi.Przedmiot wynalazku jest blizej objasniony w przykladzie wykonania na rysunku, który przed¬ stawia uklad logiczny sterowania.Uklad zawiera procesor glówny M, lacznik mie- dzyprocesorowy 1, pamiec wymian 2, lacznik szyny 3 i dwa procesory podrzedne A i B.Procesor glówny M jest polaczony z pamiecia 17 i z interfejsem wymiany 18 polaczonym laczem LU z nieprzedstawionymi ukladami znacznikowymi cen¬ trali, a laczem LC z ukladem sprawdzajacym, sta¬ nowiacym równiez czesc centrali.Procesor glówny M jest polaczony poprzez szyne 5 z lacznikiem miedzyprocesorowym 1 i z pamiecia wymian 2. Lacznik miedzyprocesorowy jest pola¬ czony laczami stanu 6 i 6' z kazdym z procesorów podrzednych A i B. Procesory podrzedne A i B maja dostep do wspólnej pamieci 7 poprzez lacznik szyny 3. Procesor podrzedny A jest polaczony z pa¬ miecia programu 8, a poprzez szyne 10 z czterema modulami laczacymi. Procesor podrzedny B jest po¬ laczony z pamiecia programu 9 i z czterema innymi modulami laczacymi szyne 11. Lacznik szyny 3 jest polaczony szyna 12 z procesorem podrzednym A, a szyna 13 z procesorem podrzednym B. Jest on równiez polaczony szyna 14 z pamiecia wymian 2 i z pamiecia wspólna 7. Pamiec wspólna 7 sklada sie ze strefy pamieci pracy i strefy pamieci dla ta¬ beli obróbki sygnalizacji telefonicznej.Pamiec wymian 2 umozliwia wymiane informacji miedzy procesorem glównym M a procesorami pod¬ rzednymi A i B za posredctwem lacznika szyny 3.Procesor glówny M i procesory podrzedne A i B sa identyczne. Pamieci 7, 8, 9 i 17 sa równiez iden¬ tyczne.Gdy ze wzgledów bezpieczestwa stosuje sie drugi logiczny uklad sterowania, taki sam jak przedsta¬ wiony na rysunku, to obydwa te logiczne uklady sterowania wymagaja takich samych modulów la¬ czacych jak to wspomniano przy procesorach pod¬ rzednych A i B. Te dwa logiczne uklady sterowania nie dzialaja równoczesnie. Sterowanie przerzucaniem z jednego zespolu logicznego sterowania na inny jest dokonywane przez obwód selekcji 4. Jest on polaczony z kazdym z glównych procesorów. Lacze 15 wskazuje wiec polaczenie z procesorem glównym innego ukladu logicznego. Tak samo pamieci wy¬ mian 2 kazdego logicznego zespolu sterowania sa polaczone z innym ukladem logicznym sterowania -przez szyne 16.Lacznik szyny 3 zapewnia dwie funkcje: pierwsza dotyczy obróbki czasowej dla kazdego z procesorów podrzednych A i B, a druga polega na zapewnieniu polaczenia szyny adresów i szyny danych procesów podrzednych z pamiecia wspólna 7.Obróbka czasowa dokonywana jest na danych od¬ bieranych przez kazdy z procesorów podrzednych.Lacznik miedzyprocesorowy moze zapamietac 2000 próbek czasowych co odpowiada dwóm próbkom czasowym na kanal czasowy. 5 Dostep procesorów podrzednych do pamieci wy¬ miany 2 jest dokonywany przez przegrupowanie dwóch szyn adresowych i jednoczesnie dwóch szyn danych, które tworza szyne 14. Kazdy procesor pod¬ rzedny jest polaczony z lacznikiem 3 szyna adresów 10 i szyna danych. Pamiec wymiany 2 jest wiec po¬ laczona z lacznikiem szyny przez szyne 14, utwo¬ rzona z szyny adresów i szyny danych, przy czym kazda z nich otrzymano przez przegrupowanie szyn adresów i szyn danych pochodzacych z procesorów 15 podrzednych. Kazde przegrupowanie jest dokony¬ wane za posrednictwem bramek uaktywnianych zgodnie z porzadkiem nadejscia zadan dostepu do pamieci wymiany 2 procesorów podrzednych A i B.Przy przesylaniu informacji z pamieci wymiany 2 20 do procesorów podrzednych bramki pozwalaja skie¬ rowac szyne adresów szyny 14 na dwie szyny adre¬ sowe szyn 12 i 13, a szyne danych szyny 14 na dwie szyny danych szyn 12 i 13. Po przyjeciu zadania procesora podrzednego sygnal nie gotowy znika, a 25 inny procesor podrzedny moze miec dostep do pa¬ mieci wymiany.W pamieci 2 zapamietywane sa stany kanalów czasowych wyposazenia modulów laczacych i sluzy ona jako strefa wymian informacji miedzy wszyst- 30 kimi procesorami. Posiada ona pojemnosc 8000 slów 9-cio bitowych, z których 8 jest wykorzystywanych.Dla wymian na zewnatrz ukladu logicznego stero¬ wania operacje zapisu i odczytu moga byc sterowane przez procesor glówny lub przez procesory podrzed- 35 ne. Strefy zapisu i odczytu sa zarezerwowane dla kazdego procesora podrzednego i dla procesora glów¬ nego. Przy wymianach z innym ukladem logicznym sterowania (przypadek zdublowanego ukladu stero¬ wania) ten inny uklad logiczny sterowania ma po¬ przez szyne 16 dostep do pamieci wymian 2 tylko dla odczytu.Lacznik szyny 3 jest polaczony z kazdym z pro¬ cesorów podrzednych odpowiednio szynami 12 i 13.Kazda z tych szyn utworzona jest z szyny danych i szyny adresów. Lacznik szyny 3 dokonuje prze¬ grupowania szyn danych i szyn adresów szyn 12 i 13 do pamieci wymiany 2 i do pamieci wspólnej 7.Zapewnia równiez polaczenie szyny danych i szyny adresów szyny 14 z szyna adresów i szyna danych kazdej z szyn 12 i 13 celem przekazywania informa¬ cji przeznaczonych dla procesorów podrzednych A i B. Pamiec wymian odbiera wywolania procesorów: glównego M i podrzednych A i B oraz wywolania innego ukladu logicznego sterowania szyna 16, która zawiera szyne danych i szyne adresów.Szyny 5, 14, i 16 sa sterowane zgodnie z pewnym cyklicznym priorytetem.W przypadku zdublowanego ukladu logicznego uklad selekcji 4 pozwala przekazywac sterowanie z jednego obwodu sterujacego na inny. Decyzja o przekazaniu jest wynikiem badz bledu wykrytego w ukladzie logicznym, badz sterowania recznego, badz tez przekazanie nastepuje cyklicznie niezalez¬ nie od detekcji bledów.Z blednej ramki nalezy wychwycic wszystkie pa- 45 50 55 605 126 398 6 rametry powodujace zadanie przekazania sterowa¬ nia. Pracujacy uklad logiczny sterowania nazwany jest pilotem, a inny jest nazwany rezerwowym. Na obwód selekcji podawane sa wiec wytkryte bledy przez dwa uklady logiczne sterowania oraz reczne zadania przekazania sterowania. Przerzucenie ste¬ rowania zachodzi tylko wtedy, gdy rezerwowy uklad logiczny sterowania jest w stanie zdolnym do pracy.Odebranie zadania przerzucenia powoduje wywola¬ nie do rezerwowego ukladu logicznego sterowania i przerzucenie dochodzi do skutku tylko wtedy, gdy jest pozytywna odpowiedz tego rezerwowego zes¬ polu.Uklad logiczny sterowania wykonuje wszystkie funkcje telefoniczne, a mianowicie zarzadzanie zmia¬ nami stanów przed wyslaniem ich do miejsc prze¬ znaczenia, wywolywanie ukladów znacznikowych do powiadomienia o nowych wolaniach i przerwaniach polaczen, przesylanie informacji semaforowych.Uklad logiczny przylaczenia jest polaczony z dwo¬ ma ukladami znacznikowymi laczem LU i wymiany dokonuja sie w ramce 125-cio mikrosekundowej przy czestotliwosci 0 = 1,28 MHz, generowanej przez uklad podstawy czasu centrali. Ramka jest podzie¬ lona na 32 kanaly: VtO do Vt31.Pierwsza polowa ramki jest zarezerwowana dla sygnalizacji miedzy ukladami znacznikowymi, a multipleksowa jednostka przylaczania poprzez uklad logiczny sterowania. Czas wymiany tn dotyczy mo¬ dulu laczacego. W czasie tn 0 2 nastepuje wywo¬ lanie modulu laczacego n przez pierwszy uklad zna¬ cznikowy lub odwrotnie, w czasie tn 04 wywolanie modulu laczacego przez drugi uklad zacznikowy lub odwrotnie. Bit próby polaczenia wystepuje w czasie tn 01. Druga polowa ramki jest zarezerwowana dla wyslania informacji. Kanaly t 16 do t 23 sa zare¬ zerwowane dla pierwszego znacznika, kanaly t 24 do t 31 sa zarezerwowane dla drugiego znacznika.Bit nieprzydatnosci jest umieszczany na koncu in¬ formacji w czasie t 23 03 lub t 31 03.W przypadku dobrego przyjecia informacji uklad odbiorczy wysyla w tej samej ramce bit znaczacy dobrze odebrane w czasie t 23 05 dla pierwszego znacznika, a w czasie t 31 05 dla drugiego znaczni¬ ka. W przypadku wykrytego przez uklad logiczny sterowania bledu nieprzydatnosci uklad ten nie wy¬ syla sygnalu dobrze odebrane. Lacze LU jest przy¬ laczane (kazde lacze z ukladem znaczników jest pod¬ wójne ze wzgledów bezpieczenstwa) i blad jest sy¬ gnalizowany do ukladu sprawdzajacego centrali.Uklad znacznikowy odnawia jeden raz bledna infor¬ macje w tym równiez procedure wywolania — od¬ powiedz. Odpowiedz ukladu logicznego sterowania nie zawiera procedury wywolanie — odpowiedz w sygnale odpowiadajacym znacznikowi. Jesli wyste¬ puje blad nieparzystosci uklad znaczników nie ge¬ neruje sygnalu o dobrym odbiorze, przelacza pola¬ czenie i podaje informacje o bledzie do ukladu kon¬ trolujacego. Modul laczacy odnawia jeden raz swoja informacje. Informacje na rozkaz ukladu logicznego sterowania przeplywaja razem z procedura wywo¬ lanie — odpowiedz i proces transmisji jest scisle taki sam, jak proces stosowany dla informacji prze¬ sylanych na rozkaz z ukladów znacznikowych.Uklad logiczny sterowania jest równiez polaczony z ukladem sprawdzajacym laczem LC. Wymiany do¬ konuja sie w ramce 125-cio mikrosekundowej z czestotliwoscia 0. Ramka jest podzielona na 32 ka¬ naly tO do t 31. Pierwsza polowa ramki przenosi sygnalizacje: wywolanie — odpowiedzi i ustawienie, droga polowa ramki przenosi informacje eksploata¬ cyjne i obslugi technicznej. Wywolanie ukladu lo¬ gicznego sterowania i ustawienie dokonywane sa w pierwszej polowie ramki z numerem wolania cha¬ rakteryzujacym uklad logiczny sterowania. Obwód przeznaczenia ustala informacje eksploatacyjne i ob¬ slugi technicznej. Jest to dane w czasie t 18 04 i t 18 05 i jest zakodowane nastepujaco: kod 00 ozna¬ cza oddalona jednostke przylaczeniowa, 01 oznacza modul laczacy, 10 oznacza uklady logiczne stero¬ wania, a wiec jeden lub drugi uklad sterujacy.Ustawienie eksploatacyjne ukladu logicznego ste¬ rowania dokonuja sie zgodnie z kodem ustawienia wysylanym w sygnale czasowym, zwiazanym z ukla¬ dem sterujacym: FI steruje ustawieniem w rezim testu F2 steruje ustawieniem w rezim pracy F3 steruje ustawieniem poza rezim pracy.Rozkaz ustawienia w rezim testu powoduje -zasta¬ pienie laczy LU laczami LU' testu.Wszelkie przestawienia ze stanu poza rezimem pracy lub ze stanu testu w rezim pracy powoduja wyzerowanie ukladu logicznego sterowania. PL PL PL PL PL PL PL PL PL PL