PL104598B1 - Analogowy blok potegowania - Google Patents

Description

Przedmiotem wynalazku jest analogowy blok potegowania, którego zadaniem jest podnoszenie do dowolnej potegi analogowego sygnalu wejsciowego.

Dotychczasowe uklady umozliwiajace realizacje potegowania bazuja badz na obróbce metoda cyfrowa po uprzedniej zamianie napiecia wejsciowego na postac cyfrowa, badz na metodzie analogowej wykorzystujac aproksymacje charakterystyk zlacza, lub aproksymacje lamane.

Metoda cyfrowego potegowania wymaga stosowania rozbudowanych ukladów cyfrowych.

Metody analogowego potegowania, opierajace sie na aproksymacjach, juz z racji samej metody obarczone sa bledami aproksymacji, co rzutuje na ich dokladnosc.

Celem wynalazku jest opracowanie bloku dokonujacego operacji potegowania sygnalu analogowego, w wyniku której otrzymuje sie sygnal analogowy bedacy zadana potega sygnalu wejsciowego. Dla osiagniecia tego celu postawiono zadanie opracowania ukladu wykorzystujacego wlasnosci krzywej logarytmicznej, w którym potegowanie dokonywane jest w dziedzinie logarytmów a wykladnik potegi okreslony jest przez stale czasowe ukladów rozladowujacych.

Uklad wedlug wynalazku posiada wejscie sterujace polaczone jednoczesnie z wejsciami dwóch generatorów funkcji eksponencjalnych, oraz wejscie sygnalu potegowanego polaczone z jednym z wejsc komparatora. Drugie wejscie komparatora polaczone jest z wyjsciem pierwszego generatora funkcji eksponencjalnej. Wyjscie kompara¬ tora polaczone jest z jednym z wejsc ukladu pamietajacego. Drugie wejscie ukladu pamietajacego polaczone jest z wyjsciem drugiego generatora funkcji eksponencjalnej. Wyjscie ukladu pamietajacego jest wyjsciem bloku pote¬ gowania.

Zaleta ukladu wedlug wynalazku jest jego prostota, oraz mozliwosc realizacji potegowania o dowolnym wykladniku potegi, który jest okreslony poprzez stosunek stalych czasowych dwóch ukladów rozladowuja¬ cych - z których kazdy sklada sie z dwóch elementów-opornika i kondensatora.

Wykorzystanie w ukladzie wlasnosci krzywej logarytmicznej pozbawia uklad bledów aproksymacji.

Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku, który jest schematem blokowym ukladu.2 104598 Napiecie wejsciowe podawane jest na jedno z wejsc komparatora 3, w którym nastepuje porównanie go z przebiegiem wyjsciowym generatora funkcji eksponencjalnej 1. Generacja funkcji eksponencjalnych rozpoczyna sie w obu generatorach 1 i 2 jednoczesnie. Moment zrównania sie napiec na wejsciach komparatora 3 powoduje zapamietanie w ukladzie pamietania 4 wartosci napiecia panujacego w tym momencie na wyjsciu generatora funkcji eksponencjalnej 2. Zapamietana wartosc tego napiecia wyprowadzona na wyjscie bloku potegowania jest wynikiem przeprowadzonej operacji potegowania.

Wykladnik potegi okreslony jest przez iloraz stalych czasowych generatorów funkcji eksponencjalnych 1 i 2.

Claims (4)

Zastrzezenie patentowe

1. Analogowy blok potegowania, znamienny tym, ze posiada generator funkcji eksponencjalnej (1) o stalej czasowej rx, oraz generator funkcji eksponencjalnej (2) o stalej czasowej r2, które jednoczesnie rozpo¬ czynaja generacje dwóch funkcji eksponencjalnych, przy czym iloraz stalych czasowych rx i r2 okresla wyklad¬ nik potegi, do której podnoszony jest sygnal wejsciowy, a wejscie sterujace (WE 1) polaczone jest jednoczesnie z wejsciami obu generatorów funkcji eksponencjalnych (1) i (2), wejscie sygnalu potegowanego (WE

2. ) polaczo¬ ne jest z jednym z wejsc komparatora (

3. ), którego drugie wejscie polaczone jest z wyjsciem generatora funkcji eksponencjalnej (1), wyjscie komparatora (3) jest polaczone z jednym z wejsc ukladu pamietajacego (

4. ), którego drugie wejscie polaczone jest z wyjsciem generatora funkcji eksponencjalnej (2), natomiast wyjscie ukladu pa¬ mietajacego (4) jest wyjsciem bloku potegowania. WE 2 o— W£1 i 1 z 1 ^ 3 } A T « W) Prac. Poligraf. UP PRL naklad 120+1S Cena 45 zl