PL103247B1 - Uklad wykrywania niepozadanych koincydencji stanow logicznych - Google Patents

Description

Przedmiotem wynalazku jest uklad wykrywa¬ nia niepozadanych koincydencji stanów logicznych ukladów elektronicznych przeznaczony szczegól¬ nie do stosowania w elektronicznych sterownikach sygnalizacji swietlnej celem wykrycia niepozada¬ nych koincydencji stanów logicznych ukladów ste¬ rujacych poszczególnymi sygnalizatorami dla wy¬ eliminowania na przyklad stanu zielonych swiatel na dwóch poprzecznych kierunkach w przypad¬ ku awarii sterownika i natychmiastowego wlacze¬ nia zóltych swiatel migajacych. Nie sa znane z pu¬ blikacji uklady realizujace ten cel.

Istota wynalazku. Uklad wykrywania niepoza¬ danych koincydencji stanów logicznych posiadajacy „n"jwejsc ma maitiryicelultiwojrzona z„n-il" wzdluznych przewodów krzyzujacych sie z „n-1" poprzecznymi przewodaimi, przy czym kazdy ze wzdluznych prze¬ wodów jest polaczony z jednej sfcroiny poprzez uklad negacji „nie" ze wspólpracujacym, jednym z wejsc poza pierwislzyim wejsciem, zas z drugiej s/trony, kazdy poza ostatnim z omawianych wzdluznych przewodów jest polaczony poprzez drugi uklad ne¬ gacji „nie" z jednym wejsciem ukladu zanegowa¬ nego iloczynu logicznego, natomiast kazdy z po¬ przecznych przewodów poprzez wspólpracujacy z nim uklad negacji „nie" z odtwarzaniem poziomu sygnalu jest polaczony z drugim wejsciem wymie¬ nionego ukladu zanegowanego iloczynu logicznego wedlug zasady „n-ty" z „n-tym", podczas gdy wyjscie kazdego ukladu zanegowanego iloczynu lo- gicznego jest polaczone poprzez wspólny uklad ne¬ gacji „nie" z wyjsciem calego ukladu wykrywania, a pierwsze wejscie jest polaczone bezposrednio z pierwszym wejsciem wspólpracujacego z nim ukla¬ du zanegowanego iloczynu logicznego. Matryca jest zaopatrzona w diody wlaczone miedzy wzdluzne przewody a poprzeczne przewody w obszarze ich krzyzowania sie w zaleznosci od zadania miedzy którymi parami wejsc sposród „n" wejsc niedo¬ puszczalna jest koincydencja stanów logicznych u- kliadów zewnetrznych polaczonych z, tymi wejscia¬ mi.

Objasnienie rysunku. Wynalazek jest blizej ob¬ jasniony w przykladzie wykonania przedstawio¬ nym na zalaczonym rysunku, który pokazuje sche¬ mat elektryczny ukladu.

Przyklad realizacji wynalazku. Uklad wedlug wynalazku ma matryce 1 utworzona z „n-1" wzdluz¬ nych przewodów Pwl -i- Pwn-1 krzyzujacych sie z „n-1" poprzecznymi przewodami Ppl -r- Ppn-1, gdzie wskaznik „n" oznacza w ogólnym przypad¬ ku ilosc wejsc ukladu wedlug wynalazku.

Ilosc wejsc Wel -i- Wen, równa ogólnie liczbie „n" jest ograniczona wylacznie parametrami uzy¬ tych w konstrukcji elementów struktur logicznych i przy aktualnym poziomie techniki n < 16. Kaz¬ dy ze wzdluznych przewodów Pwl -i- Pwn jest po¬ laczony z jednej strony poprzez wspólpracujacy z 103 247103 247 nim uklad 2 negacji „nie" z jednym z wejsc We2-hWen, poza pierwszym wejsciem Wel.

Kazdy z omawianych wzdluznych przewodów Pwl-z-Pw-2, poza ostatnim wzdluznym przewo¬ dem Pwn-1, jesi polaczony poprzez wspól¬ pracujacy z nim drugi nielad 3 negacji „nie" z jednym wejsciem przynaleznego mu ukladu 4 zanegowanego iloczynu logicznego z otwartym ko¬ lektorem.

Kazdy z poprzecznych przewodów Ppl H- Ppn-1 jest polaczony z drugim wejisciem wymiennego ukladu 4, zanegowanego iloczynu logicznego po¬ przez wspólpracujacy z nim uklad 5 negacji „nie" z odtwarzaniem poziomu sygnalu, wedlug zasady „n-ty" z „n-tym".

Wyjscie kazdego ukladu 4 zanegowanego iloczy¬ nu logicznego jest polaczone poprzez jeden wspól¬ ny uklad 6 negacji „nie" z wyjiscieim 7 calego u- kladu wykrywania. Pierwsze wejscie Wel jest po¬ laczone bezposrednio z pierwszym wejsciem wspól¬ pracujacego z nim, pierwszego ukladu 4 zanego¬ wanego iloczynu logicznego. Matryca 1 jest zao¬ patrzona w diody 8 wlaczone miedzy wzdluzne prze¬ wody Pwl -r- Pwn-1 a poprzeczne przewody Ppl -H -r- Ppn-1 w obszarze ich krzyzowania sie, w za¬ leznosci od zadania miedzy którymi parami wejsc Wel -f- Wen sposród „n" wejsc niedopuszczalna jest koincydencja stanów logicznych ukladów zewnetrz¬ nych /polaczonych z tymi wejsciami.

Wlaczenie diody 8 miedzy pierwszy poprzecz¬ ny przewód Ppl a wzdluzne przewody Pwl, Pw2, Pw3 oznacza, ze koincydencje stanów logicznych miedzy wejsciami Wl i W2, Wl i W3, Wl i W4 sa automatycznie wykrywane przez uklad i sy¬ gnalizowane na wyjsciu 7.

IB

Claims (2)

Zastrzezenia patentowe

1. Uklad wykrywania niepozadanych koincyden¬ cji sltamóiw logicznych* posiadajacy „n" wejsc, zna¬ mienny tym, ze ma matryce (1) luitiwotrzona z „n-il" wzdluznych przewodów (Pwl H-? Pwn-1) krzyzuja¬ cych sie z ,jn-il" poprzecznymi przewodami (Ppl -T-, Ppn-1), przy czym kazdy ize wzdluznych przewodów (Pwl —Pwn-1) jest po-lajczony z jednej strony poprzez lukilad (2) negaicji „nie" ze wspól¬ pracujacym jednym z wejsc (We2 —Wen) poza pierwszymi /wejsciem (Wel), zas z drugiej strony kazdy, poza ostatnim z omawianych wzdluznych przewodów (Pwl — Pwn-2), jest polaczony poprzez drugi uklad (3) negacji „nie" z jednym iwejsciem ukladu (4) zanegowanego iloczynu logicznego', na¬ tomiast kazdy z poprzecznych przewódófw Ppl — Ppn-1) jest polaczony z drugliim wejsciem wymie¬ nionego ukladu (4) zanegowanego logicznego ilo¬ czynu poprzez wspólpracujacy z nim utóad (5) negacji „nie" z odtwarzaniem poziomu sygnalu wedlug zasady „m-ty" z „nr-itym", podczas gdy wyjscie kazdego ukladu (4) zanegowanego iloczynu logicznego jest polaczone poprzez iwspóllny uklad (6) negacji ,^nie" z .wyjsciem (8) calego ukladu wykrywania,, a pierwsze iwejiscie (Wel) /jest pola¬ czone bezposrednio z (pierwszym wejsciem wspól¬ pracujacego z mim lulkladu (4) zanegowanego ilo¬ czynu ilogicznego.

2. Uklad wedlug zastrz. 1, znamienny tym, ze matryca (1) ma diody (7) wlaczone miedzy wzdluz¬ ne przewody (Pwl — Pwn-1) a poprzeczne prze¬ wody (Ppl — Ppn-1) (W obszarze ich krzyzowania sie, w zaleznosci od zadania (miedzy (kljtóryimi pararni wejsc (Wel— Wen) sposród „n" wejsc nie¬ dopuszczalna jest koincydencja istanów logicznych ukladólw zewnetrznych polaczonych z tymi wejsciami.103 247