PL102711B1 - Sposob oraz uklad do przetwarzania analogowo-cyfrowego - Google Patents

Description

Opis patentowy opublikowano: 31.05.1982 102711 Int. Cl: H03K 13/03 Int. Cl3. H03K 13/03 U"?du P'j+^ntowe,qo2 102 711 —U, natomiast w drugiej fazie przetwarzania z napieciem odniesienia wynikajacym z podzialu napiecia wzorcowego od + U do 0. Sygnaly otrzymane na wyjsciach komparatorów w pierwszej fazie przetwarzania sa doprowadzane za posrednictwem kodera do pierwszej pamieci. Informacje otrzymana na wyjsciu tej pamieci doprowadza sie do wejscia drugiej pamieci oraz wykorzystuje sie do sterowania przetwornika cyfrowo-analogowego, którego sygnal wyjsciowy doprowadza sie do wspomnianego drugiego wejscia wzmacniacza róznicowego. W drugiej fazie przetwarzania sygnaly z kodera sa zapisywane w drugiej pamieci jednoczesnie z informacja z wyjscia pierwszej pamieci, w wyniku czego na wyjsciu drugiej pamieci otrzymuje sie pelna informacje w postaci cyfrowej. Napiecia odniesienia,.z którymi porównywany jest sygnal przetwarzany zarówno w pierwsza jak i drugiej fazie przetwarzania moga byc stale o z góry okreslonych wartosciach.

Uklad wedlug wynalazku, charakteryzuje sie tym, ze wyjscie wzmacniacza róznicowego, którego jedno wejscie jest polaczone ze zródlem sygnalu przetwarzanego, a drugie zamkniete petla sprzezenia zwrotnego, jest polaczone z wejsciami odwracajacymi podwójnych komparatorów, których wejscia nieodwracajace sa podlaczone odpowiednio do dwóch grup dzielników rezystancyjnych, zas wyjscia sa polaczone z wejsciami kodera. Wyjscia kodera sa polaczone z wejsciami pierwszej pamieci i wejsciami drugiej pamieci. Wyjscia pierwszej pamieci sa polaczone z wejsciami drugiej pamieci oraz wejsciami ukladu logicznego polaczonego z przetwornikiem cyfrowo-analogowym o wyjsciu podlaczonym do wspomnianego drugiego wejscia wzmacniacza róznicowego.

Wyjscia komparatorów oraz wejscie ukladu logicznego sa polaczone ze zródlem impulsu taktujacego, zas wejscia pierwszej i drugiej pamieci sa polaczone ze zródlami impulsów sterujacych przesunietych w czasie. Przy czym wspólzaleznosc czasowa tych impulsów jest taka, ze impuls taktujacy pojawia sie w chwili zaniku impulsu napieciowego sterujacego pierwsza pamiec, a zanika równoczesnie z zanikiem impulsu sterujacego druga pamiec: Rozwiazanie wedlug wynalazku umozliwia wyeliminowanie z ukladu co najmniej jednego przetwornika analogowo-cyfrowego przy zachowaniu takiego samego czasu przetwarzania, jak w znanych bardziej skomplikowanych ukladach.

Przedmiot wynalazkujest przedstawiony w przykladzie wykonania uwidocznionym na rysunku, na którym fig. 1 przedstawia schemat blokowy urzadzenia, a fig. 2 — przebiegi czasowe impulsów sterujacych.

Uklad zawiera wzmacniacz róznicowy WR, którego wejscie nieodwracajace jest polaczone ze zródlem sygnalu przetwarzanego Ux, a wejscie odwracajace jest zamkniete petla sprzezenia zwrotnego. Wyjscie wzmacniacza róznicowego WR jest polaczone z odwracajacymi wejsciami komparatorów podwójnych Kt — Kls, których wejscia nieodwracajace sa podlaczone do dzielników rezystancyjnych Rly R2, R3 oraz R4, R5.

Komparatory Kx - Kt 5 sa sterowane dodatkowo impulsem taktujacym U2, przy czym jedne sa sterowane bezposrednio, a drugie przez uklad negacji NOR. Wyjscia komparatorów Kj — Kx 5 sa polaczone z koderem KOD, którego wyjscia sa polaczone z pamiecia Mx oraz pamiecia M2. Wyjscie pamieci Mt jest polaczone z wejsciem pamieci M2 oraz z ukladem logicznym UL, którego wyjscia sa podlaczone do przetwornika cyfrowo-analogowego D/A o wyjsciu podlaczonym do wgscia odwracajacego wzmacniacza róznicowego WR.

Dzialanie ukladu jest nastepujace. Wielkosc przetwarzana w postaci napiecia Ux jest doprowadzana do wejscia nieodwracajacego wzmacniacza róznicowego WR. Do wejscia odwracajacego wzmacniacza WR jest doprowadzony sygnal U5 z obwodu sprzezenia zwrotnego. Sygnal napieciowy Ui z wyjscia wzmacniacza róznicowego WR bedacy róznica napiecia przetwarzanego Ux oraz napiecia U5 otrzymanego na wyjsciu czterobitowego przetwornika cyfrowo-analogowego D/A jest porównywany w komparatorach Kf —Kls z napieciami odniesienia, które w pierwszej fazie przetwarzania wynikaja z podzialu napiecia wzorcowego U od +U do —U, natomiast w drugiej fazie przetwarzania od +U do O. Komparatory Kx — K15 sterowane sa dodatkowo impulsem taktujacym U2 umozliwiajacym przemienna prace komparatorów. Sygnaly wyjsciowe komparatorów Ki -K15 steruja koder KOD, na którego wyjsciu otrzymuje sie pierwsze bity informacji.

Informacja ta przekazywana jest do pamieci Mx, której wyjscie, poprzez uklad logiczny UL steruje cztero-bitowy przetwornik cyfrowo-analogowy D/A oraz doprowadzone jest do drugiej pamieci M2. Pamieci Mj oraz M2 sa sterowane impulsami napieciowymi U3 iU4 przesunietymi miedzy soba w czasie tak, ze w pierwszej fazie przetwarzania sterowana jest pierwsza pamiec M1}aw drugiej fazie przetwarzania druga pamiec M2.

Druga faza przetwarzania rozpoczyna sie w chwili pojawienia sie informacji na wyjsciu ukladu logicznego UL, a w konsekwencji sygnalu napieciowego U5 doprowadzanego do wejscia odwracajacego wzmacniacza róznicowego WR. Sygnal wyjsciowy Ux wzmacniacza róznicowego WR jest porównywany z napieciem odniesienia wynikajacym z podzialu napiecia wzorcowego od +U do O. Sygnaly z komparatorów K2 — Kx 5 sa doprowadzane za posrednictwem kodera KOD do drugiej pamieci M2, w której jednoczesnie nastepuje zapis informacji z pamieci Mi, w wyniku czego na wyjsciu pamieci M2 otrzymuje sie informacje cyfrowa osmiobitowa.102711 3

Claims (5)

Zastrzezenia patentowe

1. Sposób przetwarzania analogowo-cyfrowego z wykorzystaniem wzmacniacza róznicowego oraz zasady przetwarzania dwufazowego, znamienny tym, ze wielkosc przetwarzana (Ux) doprowadza sie do jednego wejscia wzmacniacza róznicowego (WR), którego drugie wejscie jest sterowane sygnalem (U5) wytworzonym w obwodzie sprzezenia zwrotnego wzmacniacza, zas sygnal wyjsciowy wzmacniacza róznicowego (WR) porównuje sie w pierwszej fazie przetwarzania z napieciem odniesienia wynikajacym z podzialu napiecia wzorcowego (U) od +U do -U, natomiast w drugiej fazie przetwarzania z napieciem odniesienia wynikajacym z podzialu napiecia wzorcowego od +U do 0, przy czym sygnaly otrzymane na wyjsciach komparatorów (Kj - Kj 5) w pierwszej i drugiej fazie przetwarzania sa doprowadzane za posrednictwem kodera (KOD) kolejno do pierwszej pamieci (Mi) oraz drugiej pamieci (M2) z tym, ze informacje otrzymana na wyjsciu pierwszej pamieci (Mx) doprowadza sie do wejscia drugiej pamieci (M2), a równoczesnie wykorzystuje sie do sterowania przetwornika cyfrowo-analogowego D/A, którego sygnal wyjsciowy (U5) doprowadza sie do drugiego wejscia wzmacniacza róznicowego (WR), po czym nastepuje druga faza przetwarzania w czasie której informacja z wyjscia kodera (KOD) jest zapisywana w drugiej pamieci (M2) lacznie z informacja wyprowadzona z wyjscia pierwszej pamieci (M^ w wyniku czego na wyjsciu drugiej pamieci (M2) otrzymuje sie pelna informacje w postaci cyfrowej.

2. Sposób wedlug zastrz. 1,znamienny tym, ze sygnal wyjsciowy (Ut) wzmacniacza róznicowego (WR) porównuje sie z napieciami odniesienia, które zarówno w pierwszej jak i drugiej fazie przetwarzania sa stale i z góryokreslone. ~

3. Sposób wedlug zastrz. 1, znamienny tym, ze wyjscia komparatorów (Ki - Kt 5) oraz wejscie ukladu logicznego (UL) steruje sie impulsem taktujacym (U2), który pojawia sie w chwili zaniku impulsu napieciowego (U3) sterujacego pierwsza pamiec (Mi), a zanika równoczesnie z zanikiem impulsu napieciowego (U4) sterujacego druga pamiec (M2 ).

4. Uklad do przetwarzania analogowo-cyfrowego wyposazony we wzmacniacz róznicowy, komparatory, uklady pamieci oraz przetwornik cyfrowo-analogowy, znamie nny tym, ze wyjscie wzmacniacza róznicowego (WR), którego jedno wejscie jest polaczone ze zródlem sygnalu przetwarzanego (Ux), a drugie zamkniete petla sprzezenia zwrotnego, jest polaczone z wejsciami odwracajacymi podwójnych komparatorów (K!)-(K15), których wejscia nieodwracajace sa podlaczone odpowiednio do dwóch grup dzielników rezystancyjnych (Rx, R2, R3) oraz (R4, R5), zas wyjscia sa przylaczone do wejsc kodera (KOD), którego wyjscia sa polaczone z wejsciam*pierwszej pamieci (Mt) i wejsciami drugiej pamieci (M2), przy czym wyjscia pierwszej pamieci (Mx) sa polaczone z wejsciami drugiej pamieci (M2), na wejsciu której otrzymuje sie przetwarzany sygnal cyfrowy oraz z wejsciem ukladu logicznego (UL) polaczonego z przetwornikiem cyfrowo-analogowym (D/A) o wyjsciu przylaczonym do drugiego wejscia wzmacniacza róznicowego (WR).

5. Uklad wedlug zastrz. 4, znamienny tym, ze wyjscia komparatorów (K! - K15) oraz wejscie ukladu logicznego (UL) sa polaczone ze zródlem impulsu taktujacego (U2), zas wejscie pierwszej pamieci (Mx) i wejscie drugiej pamieci (M2 ) sa sterowane impulsami (U3) i (U4) przesunietymi wzajemnie w czasie.102 711 /HR *i\\*l H H \K0D Lh >*h fy ' £/4 W "/ *2 "5* l"S >«, fy 2 Prac. Poligraf. UP PRL naklad 120 + 18 Cena 45 zl