NL8902076A - Werkwijze voor het intern zelftesten en redundantie-programmeren voor geheugencircuits en inrichting voor het uitvoeren van de werkwijze. - Google Patents

Description

Werkwijze voor het intern zelftesten en redundantie-programmeren voor geheugencircuits en inrichting voor hetuitvoeren van de werkwijze.

De onderhavige uitvinding betreft een internezelftest- en redundantieprogrammeringswerkwijze voor ge¬heugencircuits met een hoge mate van integratie. Het dientvoor zelfstandige redundantieprogrammering van foutieve ge¬heugencircuits bij in bedrijfneming van het geheugen onder-scheidelijk bij een externe opdracht.

Voor het verkorten van de testonderzoektijd zijnbuiten de bekende m-bits testwijze andere verschillende werk¬wijzen bekend.

In de IEEE Internationale Testconferentie uit 1987is een parallel testwerkwijze beschreven, dat op basis vanextra, intern opgebouwde groepen op de tester wordt uitge¬voerd. Dit maakt een testtijdreductie evenredig met het aan¬tal cellen en/of de helft daarvan mogelijk, wat bij toenemen¬de mate van integratie een merkbare vermindering van de be¬nodigde testtijd ten opzichte van werkwijze volgens de standvan de techniek betekent. Een andere mogelijkheid voor hetreduceren van externe testtijd wordt door een volledige in¬terne test van het geheugencircuit bereikt, die door een in¬terne zelftestprocessor wordt uitgevoerd. Een concept daartoeis in IEEE International Testconferentie 1987 op pagina 45voorgesteld, waarbij de foutieve adressen van het geheugen¬circuit worden bepaald respectievelijk een interne redun¬dantieprogrammering door middel van irreversibel programmeer¬bare geheugenelementen plaatsvindt. Nadelig zijn de bijprogrammering irreversibele vereisten die voor geheugen¬elementen ongewoon zijn, dat wil zeggen verhoogde spanningenrespectievelijk stromen respectievelijk de extra technologie- stappen bij gebruik van EEPROM-cellen.

Het doel van de uitvinding is een interne zelftest-redundantie programmeringswerkwijze voor geheugencircuit als¬mede de voor het uitvoeren van werkwijze benodigde inrichtingte verschaffen, die slechts de voor vervaardiging van ge-heugencircuits vereiste technologie benodigt en bij het pro¬grammeren van redundante leidingen geen ongewone bedrijfs-vereisten opwekt.

Het doel van de onderhavige uitvinding wordt be¬reikt doordat door middel van de interne zelftestprocessorbij het begin van het bedrijf het geheugencircuit getestwordt en de foutieve leidingen door redundante leidingen doormiddel van overeenkomstig geprogrammeerde statische geheugen-cellen worden vervangen.

De uitvinding betreft een interne zelftest- enredundantieprogrammeringswerkwijze voor geheugencircuits,waarbij na het aanleggen van de bedrijfsspanning en bereikenvan de interne stabiliteit de intern opgeslagen zelftestwerk-wijze wordt gestart. Na de start worden de externe stuurin-gangen, adressen alsmede de data in- / uitgangen van het ge¬heugencircuit vergrendeld. Daarna wordt allereerst een in¬terne voor uitvoering van de werkwijze benodigde zelftest¬processor intern onderzocht. Daarna worden de datapaden vanhet geheugencircuit onderzocht en aansluitend wordt de matrixmet de geheugencellen onderzocht. Daarbij worden de foutieveadressen in een bank van de registers van de zelftest¬processor opgeslagen en uit de verdeling van de foutieveadressen wordt de optimale redundantiestructuur vastgesteld.Nadat redundantieprogrammering heeft plaatsgevonden, wordende gekozen redundantiebit- respectievelijk woordleidingen aande zelftest onderworpen.

Volgens de uitvinding vindt overeenkomstig de vast¬gestelde redundantiestructuur een interne programmering vanredundantie-bit- respectievelijk woorddecodeerorganen plaats,die wisbare hulpgeheugencellen bevatten. Deze hulpgeheugen-cellen verliezen een niet-afschakelen van het geheugencircuithun informatie en worden bij het inschakelen telkens opnieuwgeprogrammeerd.

Bij de redundantiebit- respectievelijk woorddecodeerorganenzijn op bekende wijze de redundantiebit- respectievelijkwoordleidingen aangebracht. Voorts wordt bij een redundantie-programmering een redundantie-geldigheids-flip-flop aange¬bracht bij de respectievelijk redundantiebit- respectievelijkwoorddecodeerorganen, met het inschrijven van de foutieveadressen in de hulpgeheugen ingesteld, terwijl deze bij startvan de werkwijze wordt teruggesteld. Volgens de zelftestwerk-wijze wordt de positieve beëindiging van de zelftestwerkwijzedoor een signaal naar een uitgangspin en/of door vrijave vande vergrendelde stuuringangen, adressen en data in- /uitgangen aangeduidt. Bij foutloze geheugenmatrix wordtmogelijkerwijs een irreversibel geheugenelement geprogram¬meerd. Dit dient voor blokkering van het zelftesten bij hetinschakelen van het geheugencircuit, daar hierbij geen re¬dundant ieprogrammering meer noodzakelijk is. De inrichtingvoor het uitvoeren van de werkwijze bestaat uit een geheugen¬circuit met matrix, sensorversterkers, bit- en woorddecodeer¬organen, een logische stuureenheid, data-in- / uitgangs-trappen.De matrix bevat redundantiebit- respectievelijkwoorddecodeerorganen met bijbehorende redundantiebit-respectievelijk woordleidingen in gebruikelijke organisatie¬vorm. Voorts bevat het geheugencircuit een zelftestprocessoralsmede een analyse- en startorgaan. Daarbij bevat de zelf¬testprocessor een microprogrammageheugen, logisch stuur-orgaan, een microprogramma-opdrachtteller, een ALU, eenregisterbank en een tristate-busaandrijftrap. De registerbankbevat een met het aantal redundantieleidingen overeenkomendaantal registers, bij telkens vier redundantiebit- respec¬tievelijk woordleidingen 2 (Rx . Ry) = 32 registers. Hetlogische analyse- en startorgaan bevat een zelftesttoestand-multiplexer en een startlogicaschakeling die met de periferievia een uitgangspin zijn verbonden. Volgens de uitvinding isde logische processorstuureenheid via een stuursignaalbus diete vervangen adressignalen geleidt, met een stuursignaalre-gister verbonden.

Het stuursignaalregister is via een kolom- respectievelijkregelstuursignaalbus met het redundantiebit- respectievelijkwoorddecodeerorgaan verbonden. Het redundantiebit- respec¬tievelijk woorddecodeerorgaan bevat daarbij hulpgeheugen-cellen overeenkomstig het bij de organisatievorm benodigdeaantal adresleidingen. Elke hulpgeheugencel bevat een sRAM-cel en een door de SRAM-cel en de adressignalen op de adres¬leidingen gestuurde comparator, die op een voor alle hulpge-heugencellen van een redundantiebit- respectievelijk woord¬decodeerorgaan gemeenschappelijk redundantiekiesleiding isaangesloten. Bij elke redundantiebit- respectievelijk woord¬decodeerorgaan is een door het bijbehorende kolom- respec¬tievelijk regelstuursignaalbus gestuurde schrijfsignaalde-codeerorgaan aangebracht, waarvan de aan de uitgangszijdegelegen schrijfleiding met de gates van de kiestransistorsvan sRAM-cellen in de hulpgeheugencellen is verbonden. Voortsis elke redundantiebit- respectievelijk woorddecodeerorgaanbij een redundantie-geldigheids-flip-flop aangebracht waarvande terugstelingangen met een stuurleiding in de kolom- res¬pectievelijk regelstuursignaal is verbonden en waarvan de in-stelingang met de schrijfleiding is verbonden. Deze flip-flopneem daarbij de rol van een hoofdzekering over en de hulpge¬heugencellen nemen de rol van adreszekering voor traditioneelgeprogrammeerde redundanties over. De uitgang van deredundantie-geldigheids-flip-flop is tegen een transistorgelegen, die tussen de redundantie-kiesleiding en massa isaangebracht en die de redundantie-kiesleiding in terugge¬stelde toestand van de flip-flop steeds inaktief houdt.

Voorts bevat het logische analyse- en startorgaan een dooreen toestandmultiplexer gestuurde transistor met open drain,een terugstelsignaaltrigger voor een externe start van dezelftestwerkwijze alsmede mogelijkerwijs andere programmeer-middelen. In uitvoeringsvorm van de uitvinding is detoestandmultiplexer via een stuurleiding met een programmeer- circuit verbonden, die aan zijn uitgangszijden via een stuur¬leiding met een irreversibel geheugenelement is verbonden.

Daarbij is het geheugenelement aan zijn uitgangszijden methet logische startcircuit verbonden. Het wordt bij een fout¬loze matrix geprogrammeerd, dat wil zeggen wanneer geen re-dundantietbit- respectievelijk woordleidingen bij geschakeldbehoeven te worden, zodoende worden geheugencircuits opsnelle bedrijfsgereedheid geselecteerd. Naast besparing vantesttijd is tevens voordelig de mogelijkheid van reparatievan na lange tijd optredende bitfouten daar een programmeringbij elke inschakeling plaatsvindt.

De uitvinding is hieronder aan de hand van een uit-voeringsvoorbeeld geïllustreerd met 6 tekeningen, nader ver¬duidelijkt. Hierin tonen:

Fig.l het blokschema van een dRAM met een zelftestprocessorvoor het uitvoeren van de interne zelftest- enredundantieprogrammeringswerkwijze;

Fig. 2 het blokschema van de zelftestprocessor;

Fig.3 het blokschema van het logische analyse- en start-orgaan van de zelftestprocessor;

Fig.4 een redundantiebitdecodeerorgaan;

Fig.5 een redundantiewoorddecodeerorgaan;

Fig.6 een schematisch stroomschema van de werkwijze.

Het in figuur 1 afgebeelde geheugencircuit l be¬staat uit de volgende blokken die binnen het dRAM op bekendewijze onderling aan elkaar geknoopt zijn. Een geheugenmatrix2 met bitleiding 2.1 en woordleidingen 2.2 .alsmede geheugen-cellen 2.3 in de snijpunten bevat vier redundantiebit-leidingen 2.4 en vier redundantiewoordleidingen 2.5.

Bij de matrix 2 die in de verschillende vormengeorganiseerd kan zijn, zijn sensorversterkers 3, bitde-codeerorganen 4 en woorddecodeerorganen 5 alsmede redun-dantiebitdecodeerorganen 6 en redundantiewoörddecodeerorganen7 aangebracht. Logisch stuurorgaan 8 met de externe stuur-organen RAS; CAS; WE en de adressignalen AÖ—A9 is via eenkolomadresbus CASB met de bitdecodeerorganen 4 en de redun-dantiebitdecodeerorganen 6 alsmede via een regeladresbus RASBmet de woorddecodeerorganen 5 en de redundantiewoorddecodeer-organen 7 verbonden.

Een data-ingangtrap 9 en een data-uitgangstrap 10 zijn viaeen interne databus IDAB met de sensorversterkers 3 ver¬bonden. Het stuurverloop in de dRAM vindt plaats via niet-afgebeelde bekende stuurleidingen. Voorts bevat het geheugen-circuit 1 een zelftestprocessor 11 en een logisch analyse enstartorgaan 12 van de zelftestprocessor 11, die samen metredundantiebitdecodeerorganen 6, de redundantiewoorddecodeer-organen 7 alsmede de redundantiebitleidingen 2.4 en redun-dantiewoordleidingen 2.5 de voor het uitvoeren van de werk¬wijzen noodzakelijke inrichting vormen.

In fig. 2 is het blokschema van de zelftestpro¬cessor 11 afgebeeld. De zelftestprocessor 11 bevat een micro-programmageheugen 13, een logisch processor stuurorgaan 14die met het microprogrammageheugen 13 en een microprogramma-commandoteller 15 is verbonden, alsmede een ALU 16 met eenwoordbreedte van 10-bits die via een 10-bits brede ALU-register-bus ARB met een uit 32 registers 17.0... 17.31, tel¬kens uit 10-bits bestaande registerbank 17 is verbonden.Daarbij zijn de uitgangen van de registers 17.29...17.31 meteen tristate-busaandrijftrap 18 voor de regels-kolommen-adresbus en databus RASE; CASB;IDAB verbonden. Voorts bevatde zelftestprocessor 11 een stuursignaalregister 19 dat viaeen stuursignaalbus PRST met de logische processorstuureen-held 14 is verbonden. Voorts is het stuursignaalregister 19via een kolomstuursignaalbus PRSTC met de redundantiebit¬decodeerorganen 6 en via een regelstuursignaalbus PESTB metde redundantiewoorddecodeerorganen 17 verbonden. Het logischeprocessorstuurorgaan 14 is via een stuurleidingsbus BIZ methet logische analyse en stuurorgaan 12 van de zelftestpro¬cessor 11 verbonden. Via de stuurleiding EXE is de processor-stuurlogica 14 met het logische stuurorgaan 8 voor het ver¬grendelen van de externe stuursignalen SaS; CAS; WE en deadressignalen A0...A9 verbonden.

in fig. 3 is het logische analyse- en stuurorgaan12 van de zelftestprocessor 11 afgebeeld. Dit bevat een zelf-testtoestandmultiplexer 20 die met de zelftestprocessor n/ia de stuurleidingsbus BIZ en met het logische stuurorgaan 8/ia een stuurleidingsbus DSTB is verbonden.

De toestandsmultiplexer 20 ligt aan de gate van een tran¬sistor 21 met een open drain, die met een uitgangsspin MRalsmede een terugstelsignaaltrekker 22 is verbonden. De uit¬gang van de extern gestarte terugstelsignaaltrigger is viaeen stuurleiding BIRST met een logisch startcircuit 23 ver¬bonden en bewerkstelligt een externe start van de zelftest-werkwijze. Voorts is de toestandsmultiplexer 20 via eenstuurleiding PREN met een programmeercircuit 24 verbonden datvia een stuurleiding IPRST met een irreversibel geheugen-element 23 is verbonden. Het geheugenelement 25 is aan zijnuitgangszijde via een stuurleiding BISTE en de stuurleidings-bus DSTB via een stuurleiding POST met het logische start¬circuit 23 verbonden, die aan zijn uitgangszijde via eenstuurleiding BIS met de stuurleidingsbus BIZ is verbonden.

Zoals in figuur 4 is afgebeeld bestaat elk van deredundantiebitdecodeerorganen 6 uit 9 hulpgeheugencellen 30.0...30.8. Daarbij bevat elke hulpgeheugencel 30.n een sRAM-cel31 met vier, een geheugen-flip-flop vormen de transistors31.1...31.4 alsmede twee keuzetransistors 31.5, 31.6 voor hetschrijven van informatie in de sRAM-cel 31. De keuzetran¬sistors 31.5; 31.6 zijn tussen de Bijbehorende adresleidingA.n CAS; A.n CAS en de overeenkomstige uitgang Q; *Q van desRAM-cel 31 aangebracht en de gates daarvan zijn met eenschrijfleiding WRR verbonden. Voorts bevat elke hulpgeheugen¬cel 30.n een comparator 32 die tussen een, bij alle hulpge¬heugencellen 30.0...30.8 aangebrachte redundantie keuze-leiding RAL en massa twee serieschakelingen van telkens tweenMOS-transistors 32.1...32.4 bevat. Gates daarvan wordendaarbij door adresleiding A.n CAS; A.n CAS alsmede uitgangenQ; Q van de sRAM-cel 31 aangestuurd. Een schrijfsignaaldeco-deerorgaan 33 waaraan de kolomstuursignaalbus PRSTC is ge¬legen, heeft aan de uitgang bijbehorende schrijfleiding WRR.Een redundantie-geldigheids- flip-flop 34 uit vier flip-floptransistors 34.1...34.4 bevat tussen de uitgangen P; P* enmassa M twee transistors 34.5, 34.6 waarbij aan transistor34.5 de stuurleiding BRES van de kolomstuursignaalbus PRSTCis gelegen en aan transistor 34.6 de schrijfleiding WRR isgelegen.

Een transistor 34.7 waaraan de uitgang P is gelegen, istussen de redundantiekeuzeleiding RAL en massa Maangebracht.

Een door de uitgang P gestuurde pMOS-transistor35.1 en een door de voorladingsslag TBV gestuurde voor-ladingstransistor 35.2 zijn tussen de bedrijfsspanning Ucc ende redundantiekeuzeleiding RAL aangebracht. De redundantie¬keuzeleiding RAL en een intern dRAM stuurcontact TBC vormende ingangen van een AND-poort 36 met het redundantiebit-leidingskeuzesignaal RBL als uitgang. Voorts is de redun¬dantiekeuzeleiding RAL met een invertor 37 verbonden waarvande uitgang het deselectiestuursignaal DEEL voor het het bit-decodeerorgaan 4 van geheugenmatrix 2 geleidt.

In fig. 5 is een redundantiewoorddecodeerorgaan 7afgebeeld, die 8 hulpgeheugencellen 40.0...40.7 bevat, dieuit een SRAM-cel 41 en een comparator 42 bestaan. Deze opbouwkomt overeen met die bij het redundantiebitdecodeerorgaan 6.Een schrijfsignaaldecodeerorgaan 43 waaraan de regelstuur-signaalbus PRSTR is gelegen, voert aan zijn uitgangszijde debijbehorende schrijfleiding WRR, Een redundantie-geldig-heids-flip-flop 44 met de transistors 44.1...44.7 wordt doorde stuurleiding BRES van de regelstuursignaalbus PRSTR als¬mede door de schrijfleiding WRR gestuurd en stuurt zijner¬zijds de transistor 44.7 die tussen de bijbehorende redun¬dantiekeuzeleiding RAL en massa M is aangebracht. Een door destuurleiding TBWI» en de redundantiekeuzeleiding RAL gestuurdeNAND-poort 45.1 stuurt een nalaadtransistor 45.2 die tussende voedingsspanning Ucc en de redundantiekeuzeleiding RAL isaangebracht, alsmede een invertor 45,3 waarvan de uitgang hetdeselectiestuursignaal DEWL voor het woorddecodeerorgaan 5van de geheugenmatrix 2 voert.

Voorts is tussen de voedingsspanning Ucc en deredundantiekeuzeleiding RAL· een pMOS-transistor 46.1 die doorredundantie-geldigheids-flip-flop 44 wordt gestuurd en eendoor de voorladingsslag TBV gestuurde voorladingstransistor46.2 aangebracht.

De redundantiekeuzeleiding RAL is via een invertor 47 met eeninvertor 48 en met de gate van een aandrijftransistor 49.1tussen de uitgang en massa verbonden. Invertor 48 is via eenUcc- gestuurde barrièretransistor 5 met de gate van tweedeaandrijftransistor 49.2 tussen de voedingsspanning Ucc en deuitgang verbonden, waarbij de uitgang het redundantiewoord-leidingskeuzesignaal RWL voert.

In fig. 6 is het stroomschema van de werkwijze af-gebeeld. Bij het aanleggen van de voedingsspanning Ucc geefthet logische stuurorgaan 8 na het bereiken van de internestabiliteit via de stuurleiding POST van de stuurleidingsbusDSTB het vrijgifte-signaal af aan het logische analyse- enstartorgaan 12. Het nog niet actieve geheugencircuit l meldtdeze toestand via de stuurleidingsbus BIZ, de toestandsmulti-plexer 20, de transistor 21 en de uitgangsspin MR aan deperiferie. Via het geactiveerde stuursignaal BIS wordt alsmicroprogramma opgeslagen werkwijze gestart. Als eersteworden via de stuurleiding EXE bij activering alle externestuursignalen RAS; CAS; WE, de adressignalen A0...19 alsmedede data-in- / uitgangen DIN ;DOUT vergrendeld. De toegang totde regel- / kolom-adresbus RASB, CASB alsmede tot de databusIDAB vindt uitsluitend plaats voor zelftestprocessor 11. Heteerste deel van het zelftesten bestaat uit de test van dezelftestprocessor 11 zelf die uit het vormen van de proefsomvoor het microprogrammageheugen 13, de test van de ALU 16, detest van registerbank 17 en de test van de stuurlogica 14 vande processor bestaat. Deze testen worden door uitvoering vanhetmicroprogramma, dat wil zeggen door het modificeren van demicroprogramma-opdrachtteller 15 door de processor-stuur-logica, het adresseren van een microcommando in het micro¬programmageheugen 13 door de commandoteller 15, het analy¬seren van de uitgelezen commandowoorden door de processor-stuurlogica 13, het instellen van de daaruit resulterendestuursignalen voor de ALU 16 en de registerbank 17 alsmedevoorbereiding van het volgende microcommando door hernieuwdmodificeren van de commandoteller 15 uitgevoerd.

In de volgende werkwijzestap worden de bit- enwoorddecodeerorganen 4; 5 door het uitvoeren van internelees-schrijf-cycli via de kolom- / regel-adresbus CASB; RASBalsmede de databus IDAB onderzocht. Na succesvolle beëin¬diging van deze werkwijzestap wordt in de volgende werkwijze¬stap via lees-schrijf-cycli de geheugenmatrix 2 onderzocht ende foute bitadressen in de registerbank 17 van de zelftest-processor 11 opgeslagen. Op grond van de typische interneorganisatie van een dRAM worden gelijktijdig via de internedatabus verscheidene geheugencellen gelezen respectievelijkbeschreven. De test vindt daarbij plaats met een algemeenbekend geheugentestalgoritme, bijvoorbeeld de marchingtest.

Treden bij de test van de matrix geen bitfouten opdan wordt deze toestand via de stuurleidingsbus BIZ aan detoestandmultiplexer 20 gemeld, die via de reeds geactiveerdesignaalleiding PREN het programmeercircuit 24 inschakeld,waardoor het irreversibele geheugenelement 25 via de stuur-leiding IPRST wordt ingesteld. Bij een via de uitgangspin MRen de terugstelsignaaltrigger (stuurleiding BIRST) mogelijke,hernieuwde start wordt de hernieuwde start via de stuurleidngBISTE geblokkeert. Deze geheugencircuits 1 kunnen zodoendevoor uitzonderingsdoeleinden worden geselecteerd, daar geenzelftest bij het inschakelen plaatsvindt, bijvoorbeeld voorinsteldoeleinden met onmiddelijke bedrijfsgereedheid.

In de volgende werkwijzestap wordt de optimale be¬nutting van de redundante delen van de matrix 2 bij gegevenfoutbeeld berekent en worden de berekende adressen via decolom- / regel-adresbus CASB; RASB en de redundantiebit- /woorddecodeerorganen 6; 7 aangelegd en via de kolom- / regel-stuursignaalbus PRSTG; PRSTR in de bijbehorende hulpgeheugen-cellen 30.n; 40.n ingeschreven. Daartoe wordt de overeenkom¬stige schrijfleiding WRR geactiveerd en worden de keuzetran-sistors 31.5; 31.6 respectievelijk 41.5; 41.6 van de aange¬wezen hulpgeheugencellen 30.n; 40.n geopend. Zodoende worden3e op de bijbehorende adresleiding A.n CAS; A.n CASrespectievelijk A.n RAS; A.n RAS gelegen foutieve adressen in3e sRAM-cellen 31; 41 geschreven.

Voorts wordt bij redundantieprogrammering het aan het beginvan de werkwijze respectievelijk bij herstart via de stuur-leiding BRES teruggestelde redundantie-geldigheids-flip-flop 34; 44 via de transistors 34.6; 44.6 ingesteld.Daarna wordt de transistor 34.7; 44.7 in sperrichting inge¬steld en kan redundantiekeuzeleiding RAL een actieve hogepotentiaal aannemen. Met het inschrijven van alle foutieveadressen zijn de foutieve leidingen door redundantiebits- /woordleidingen 2.4; 2.5 vervangen. In opvolgende werkwijze¬stap worden de geprogrammeerde redundantiebit- / woord¬leidingen 2.4; 2.5 eveneens volgens het testalgoritme onder¬zocht. In geval bij optredende fouten nog vrije redundantie¬bit- / woordleiding 2.4; 2.5 voorhanden zijn worden deze aan¬gewezen en eveneens aan de test onderworpen.

Bij het optreden van onherstelbare fouten is hetgeheugen in inactieve toestand terwijl daarentegen bij posi¬tieve afsluiting van de werkwijze door de zelftestprocessorvia de stuurleidingsbus BIZ de toestandsmultiplexer 20 wordtteruggesteld, waardoor de transistor 21 met open drain weder¬om in sperrichting wordt ingesteld en het signaal aan de uit-gangspin MR bij extern aangelegde spanningen actief wordt.

Claims (3)

1. Werkwijze voor het intern zelf-testen enredundantie-programmeren voor geheugencircuits, waarbij nahet aanleggen van de bedrijfsspanning en bereiken van internestabiliteit, de intern opgeslagen zelftestwerkwijze wordt ge¬start, waarbij de externe stuuringangen en adressen alsmedede data in- en uitgangen van de geheugenschakeling wordenvergrendeld, waarbij daarna een gebruikte zelftestprocessorintern wordt beoordeeld, de datapaden van het geheugencircuitworden beoordeeld en aansluitend de matrix met de geheugen-cellen wordt beoordeeld, waarbij daarna de foutieve adressenin een register van de zelftestprocessor worden opgeslagen enuit de verdeling van de foutieve adressen bij repareerbaar-heid de optimale redundantie structuur wordt vastgesteld enwaarbij volgens redundantie-bitleidingen respectievelijkredundantie-woordleidingen aan de zelftest worden onder¬worpen, met het kenmerk dat volgens de vastgestelde redundan¬tie een interne programmering van redundantie-bitdecodeer-organen (6) respectievelijk van redundantie-woorddecodeer-organen (7) wordt uitgevoerd, die wisbare hulpgeheugencellen(30) bevatten en die bij de redundantie-bitleiding (2.4) res¬pectievelijk de redundantie-woordleiding (2.5) zijn aange¬bracht, dat bij redundantieprogrammering een bij begin vanhet zelftesten teruggestelde redundantie-geldigheids-flip-flop (34; 44) wordt ingesteld, dat de positieve beëindigingvan de zelftestwerkwijze door het vrijgeven van de ver¬grendelde stuuringangen (RAS; CAS; WE; AO...A9; DIN; DOUT) enmogelijkerwijs door een signaal aan een uitgangspin (MR)plaatsvindt en dat bij een foutloze geheugenmatrix (2) eenirreversibel geheugenelement (25) mogelijkerwijs wordt ge¬programmeerd .

2. Inrichting voor de uitvoer van de zelftest- enredundantieprograitimeringswerkwijze vólgens conclusie 1,waarbij de inrichting bestaat uit een geheugencircuit met eenmatrix, sensorversterkers, bit- en woorddecodeerorganen, eenlogisch stuurorgaan, data ingangs- en uitgangstrappen, waarbij de matrix redundantiebit- respectievelijk woord-leidingen en daarbij aangebrachte redundantie bit- respec¬tievelijk woorddecodeerorganen bevat, waarbij voorts hetgeheugencircuit een zelfstestprocessor alsmede een logischanalyseorgaan en een logisch startorgaan bevat, waarbij dezelftestprocessor een microprogrammageheugen, logisch stuur-orgaan, een microprogramma opdrachtteller, een aritmetischelogische verwerkingseenheid, een registerbank met het aantalredundantieleidingen overeenstemmend aantal registers en eentristate-busdrijftrap bevat, en waarbij het logische analyse--orgaan en het logisch startorgaan een zelftest-toestand-multiplexer en een logische startschakeling bevat, die aan deperiferie zijn gekoppeld, met het kenmerk dat de processorstuurlogica (14) via een stuursignaalbus (PRST) die de tevervangen adressignalen geleidt met een stuursignaalregister(19) is verbonden dat het stuursignaalregister (19) via eenkolomcelstuursignaalbus (PRSTC; PRSTR) met de redundantiebit-respectievelijk woorddecodeerorganen (6; 7) is verbonden, dathet redundantiebit- woorddecodeerorgaan (6; 7) hulpgeheugen-cellen (30.n; 40.n) telkens bestaand uit een sRAM-cel (31) eneen comperator (32), overeenstemmend met het aantal van debij de organisatievorm benodigde adresleidingen (A.n; λΤη)bevat, dat elke redundantiebit- respectievelijk woordde-codeer-orgaan (6; 7) voorzien is van een door bijbehorende kolom- respectievelijk regelstuursignaalbus (PRSTC; PRSTR)gestuurde schijfsignaaldecodeerorgaan (33; 43), waarvan dezich aan de uitgangszijde bevindende schrijfleiding (WRR) metde poorten van de kiestransistors (31.5; 31.6) respectieve¬lijk (41.5; 41.6) in de hulpgeheugencellen (30.n;40.n) isverbonden dat elk redundantiebit- respectievelijk woordde¬codeerorgaan (6; 7) van een redundantie-geldigheids-flip-flop(34; 44) is voorzien, waarvan de terugstelingang is verbondenmet een stuurleiding (BRES) in de kolommenregelstuursignaal¬bus (PRSTC; PRSTR) en waarvan de instelingang met de schrijf-leiding (WRR) is verbonden en waarvan de uitgang (P) aan degate van een tussen een op zich bekende redundantie kies-leiding (RAL) in de redundantiebit- respectievelijk woorddecodeerorgaan (6; 7) en aan massa (M) gekoppeldetransistor is gelegen dat het logische analyse- en start-orgaaan voorzien is van een door een toestandsmultiplexer(20) gestuurde transistor(21) met open drain en een terug-stelsignaaltrigger (22) alsmede mogelijkerwijs andere pro-grammeermiddelen.

3. inrichting volgens conclusie 1, met het kenmerkdat de toestandsmultiplexer 20 via een stuurleiding (PREN)met een programmeerschakeling (24) is verbonden die aan zijnuitgangszijde via een stuurleiding (IPRST) met een irrever¬sibel geheugenelement (25) is verbonden en dat het geheugen-element (25) aan zijn uitgangszijden met de logische start-schakeling (12) is verbonden.