NL8900013A - Invertorcircuit. - Google Patents

Description

·* NL 35.650-dV/pa 4

Invertorcircuit

De uitvinding heeft betrekking op een invertorcircuit, dat een logisch basiselement is en dat wordt vervaardigd met behulp van BiCMOS-elementen.

In fig. 1 is een conventionele CMOS-invertor 5 afgebeeld, die is samengesteld met MOS-transistors M en 11

M van het P- en N-type, waarbij MOS-transistors M en M

12 13 14 en transistors Q en Q daarmee zijn verbonden.

1 2

Indien bij het CMOS-invertorcicuit volgens fig. 1 een ingangssignaal 11 hoog is, wordt de MOS-transistor M

12 10 aangeschakeld. Dan wordt de basis van de transistor Q laag, waardoor de transistor Q uitgeschakeld blijft. Op hetzelfde moment wordt de MOS-transistor M aangeschakeld, waardoor 13 een instelspanning aan de basis van de transistor Q wordt 2 geleverd en de transistor Q geleidend wordt, waardoor de 2

15 uitgang 14 laag wordt, terwijl de MOS-transistor M

14 uitgeschakeld wordt om de directe stuurstroom door de MOS-transistors M en M te elimineren. De MOS-transistor 13 14 M brengt de basis van de transistor Q alleen op de 14 2 massapotentiaal, wanneer de uitgang 14 hoog is.

20 Wanneer daarentegen de ingang 11 laag is, wordt de MOS-transistor 11 aangeschakeld, waardoor een instelspanning wordt geleverd aan de basis van de transistor Q , zodat, aangezien de uitgang 14 op een hoog niveau wordt gehandhaafd, de MOS-transistor M wordt aangeschakeld.

14 25 Aangezien de ingang 11 bij uitgeschakelde MOS- transistor M en aangeschakelde MOS-transistor M vanaf 13 14 het lage niveau verandert naar het hoge niveau, wordt bij het bekende invertorcircuit de transistor Q uitgeschakeld en de MOS-transistor M aangeschakeld. De MOS-transistors 13 30 M en M zijn derhalve gelijktijdig in de geleidende 13 14 toestand voordat de uitgang 14 laag wordt (dat wil zeggen gedurende het hoge niveau van de uitgang), hetgeen de aanschakeltijd van de transistor Q vertraagt, waardoor een 2 hoge werksnelheid van het circuit nadelig wordt beïnvloed.

35 Deze vertraging van de schakeltijd treedt ook op wanneer de ingang van het hoge naar het lage niveau verandert, hetgeen niet alleen een nadelige invloed heeft op de werksnelheid maar ook een belemmering vormt voor het met 89000137 -2- / * hoge dichtheid integreren van het circuit omdat het invertor-circuit bestaat uit vier MOS-transistors en twee transistors, welke het circuit complex maken.

De uitvinding beoogt een eenvoudig BiCMOS-inver-5 torciruit te verschaffen, waarbij een hoge werksnelheid mogelijk is alsmede een hoge dichtheid bij integreren, wanneer het circuit op een halfgeleiderchip wordt vervaardigd.

Dit doel wordt volgens de uitvinding bereikt door middel van een BiCMOS-invertorcircuit, dat is voorzien van 10 twee complementaire MOS-transistors, die zijn aangesloten op een ingangsklem en twee complementaire bipolaire transistors, waarop een logische uitgang is aangesloten, waardoor de schakelsnelheid van het MOS-transistorcircuit wordt verbeterd wanneer de capacitieve belasting hoog is.

15 Andere doelen en voordelen van de uitvinding blijken uit de hierna volgende beschrijving, waarbij een uitvoeringsvorm van de uitvinding aan de hand van de tekening wordt toegelicht.

Fig. 1 is een CMOS-invertorcircuit volgens de stand 20 van de techniek.

Fig. 2 is een schema van een uitvoeringsvorm van het BiCMOS-invertorcircuit volgens de onderhavige uitvinding.

Fig. 3 is een andere uitvoering van het BiCMOS-invertorcircuit volgens de uitvinding.

25 Fig. 4 is een grafiek, waarin een schakelkarakte- ristiek van het BiCMOS-invertorcircuit volgens fig. 2 is weergegeven.

Fig. 5 is een grafiek, waarin een schakelkarakte-ristiek van het BiCMOS-invertorcircuit volgens fig. 3 is 30 weergegeven.

In fig. 2 is een uitvoeringsvorm van het BiCMOS- invertorcircuit volgens de uitvinding weergegeven, waarbij een logisch ingangssignaal IN 2 aan de gate-elektroden wordt geleverd van MOS-transistors M en M , die in serie met 1 2 35 elkaar zijn geschakeld. De drain-elektroden van de MOS-transistors M en M zijn verbonden met een knooppunt P , 12 3

dat is aangesloten op de basis van bipolaire transistors Q

en Q . De emitters van de bipolaire transistors zijn met 2 elkaar verbonden en vormen een logische uitgang 4. De BS 00 01 3 7

V

-3- ♦ collector van de transistor Q is aangesloten op de voedingsbron V tezamen met de source-elektrode van de

CC

MOS-transistor M . De collector van de transistor Q is 1 2 verbonden met de source-elektrode van de MOS-transistor M .

2 5 Bij deze uitvoering van de onderhavige uitvinding is het niveau van de uitgang 4 gelijk aan (V - V ) - V , waarbij V en V de basis-

CC T.HPH T.PHP T.KPN T.PNP

emitter-inschakelspanningen van de bipolaire transistors Q

en Q zijn.

2 10 Fig. 3 toont een andere uitvoering van de onder havige uitvinding, waarbij een invertorcircuit is voorzien van MOS-transistors M en M , waarop bipolaire transistors 3 4

Q en Q zijn aangesloten en voorts MOS-transistors M en M

3 4 5 6 zijn aangebracht, welke in serie met elkaar zijn geschakeld.

15 De gate-elektroden van de MOS-transistors M en M zijn 5 6 aangesloten op een ingang 2, die eveneens is verbonden met de gate-elektroden van de MOS-transistors M en M . De 3 4 drain-elektroden van de MOS-transistors M en M van het P- 5 6 en N-type zijn verbonden met een uitgang 6. Een source-20 elektrode van de MOS-transistor M van het P-type is 5 3

verbonden met de collector van de transistor Q en de spanningsbron. De source-elektrode van de MOS-transistor M

6 van het N-type is aan massa gelegd. Bij het invertorcircuit volgens fig. 3 wordt het niveau van de uitgang 6 met voordeel 25 volledig geschakeld in het bereik van V - 0 V.

CC

De werking van het invertorcircuit volgens de uitvinding zal hierna aan de hand van de fig. 4 en 5 worden toegelicht.

Wanneer bij de eerste uitvoeringsvorm van fig. 2 30 de ingang 2 laag is, wordt de MOS-transistor M aangeschakeld

om het knooppunt P hoog te maken, zodat de transistor Q

3 1 geleidend wordt en de transistor Q wordt uitgeschakeld, 2 waardoor de uitgang 4 hoog wordt.

Wanneer anderzijds de ingang 2 hoog is, wordt het 35 knooppunt P laag, zodat de transistor Q wordt uitgeschakeld 3 1 en de transistor Q wordt aangeschakeld, waardoor de uitgang 2 4 laag wordt. Het BiCMOS-invertorcircuit volgens de onderhavige uitvinding, dat is samengesteld uit een CMOS-invertor en NPN- en PNP-transistors, bereikt derhalve een hoge werk- 8900013 .' t -4- snelheid.

Bij de tweede uitvoeringsvorm van de uitvinding volgens fig. 3 zijn voorts MOS-transistors M en M van het 5 6

P- en N-type parallel op het circuit aangesloten, waardoor 5 het niveau van de uitgang 6 de volledige zwaai van 0 tot V

CC

kan maken. Dat wil zeggen het invertorcircuit van fig. 2 heeft de schakelkarakteristiek volgens fig. 4, hetgeen betekent dat het lage ingangsniveau het uitgangsniveau hoog houdt maar beneden V - V

cc T.NPN

10 Bij de uitvoeringsvorm volgens fig. 3 wordt de

uitgangsspanning op de uitgang 6 verhoogd tot V , terwijl bij een hoog niveau op de ingang 2 de MOS-transistor M

6 geleidend wordt, zodat de uitgang 6 wordt verlaagd tot het massaniveau. De transistors Q , Q , Q en Q , die bij de 12 3 4 15 schakeling volgens de uitvinding worden gebruikt, werken altijd in actieve en uitschakel-gebieden, hetgeen de werksnelheid van de bipolaire transistors verbetert.

Volgens de uitvinding wordt derhalve een hoge schakelsnelheid bereikt, doordat een invertorcircuit is 20 samengesteld uit CMOS-transistors, waarop een bipolair circuit met NPN- en PNP-transistors is aangesloten, waardoor de verlaging van de werksnelheid bij conventionele MOS-circuits doeltreffend wordt geëlimineerd door de bipolaire transistors aan de uitgangszijde.

25 Vanwege de eenvoudige uitvoering van de schakeling kan een integratie met hoge dichtheid van de invertor bij fabrikage op een halfgeleiderchip plaatsvinden.

De uitvinding is niet beperkt tot de in het voorgaande beschreven uitvoeringsvoorbeelden, die binnen het 30 kader der uitvinding op verschillende manieren kunnen worden gevarieerd.

8900013 ?

Claims (2)

1. BiCMOS-invertorcircuit, gekenmerkt door een ingang voor het ontvangen van een hoog of een laag signaal, een MOS-transistor van het P-type met een op de ingang aangesloten gate-elektrode, een op een spanningsbron 5 aangesloten source-elektrode en een op een signaaluitgangs-knooppunt aangesloten drain-elektrode, een MOS-transistor van het N-type met een op de ingang aangesloten gate-elektrode, een aan massa gelegde source-elektrode en een op het signaaluitgangsknooppunt aangesloten drain-elektrode, 10 een eerste bipolaire transistor met een emitter, een op het signaaluitgangsknooppunt aangesloten basis en een op de source-elektrode van de P-type MOS-transistor aangesloten collector, een tweede bipolaire transistor met een op de basis van de eerste bipolaire transistor aangesloten basis, 15 een op de emitter van de eerste bipolaire transistor aangesloten emitter en een op de source-elektrode van de N-type MOS-transistor aangesloten collector en een logische poortuitgang, die is aangesloten op de emitter van de eerste bipolaire transistor en van de tweede bipolaire transistor. 20

2. Invertorcircuit volgens conclusie 1, geken merkt door een tweede CMOS-invertor, die is samengesteld uit MOS-transistors van het P- en N-type, die in serie met elkaar zijn geschakeld en waarvan de gate-elektroden zijn aangesloten op de ingang, de drain-elektroden zijn aange-25 sloten op de emitter van de eerste bipolaire transistor en de emitter van de tweede bipolaire transistor, terwijl de source-elektroden resp. zijn aangesloten op de collector van de eerste bipolaire transistor en op de collector van de tweede bipolaire transistor, waardoor het uitgangsniveau van 30 de logische poortuitgang volledig kan worden geschakeld van V naar 0 V en omgekeerd. CC 6500013^