NL8103986A - Geintegreerde halfgeleiderschakeling en werkwijze voor het vervaardigen daarvan. - Google Patents
Geintegreerde halfgeleiderschakeling en werkwijze voor het vervaardigen daarvan. Download PDFInfo
- Publication number
- NL8103986A NL8103986A NL8103986A NL8103986A NL8103986A NL 8103986 A NL8103986 A NL 8103986A NL 8103986 A NL8103986 A NL 8103986A NL 8103986 A NL8103986 A NL 8103986A NL 8103986 A NL8103986 A NL 8103986A
- Authority
- NL
- Netherlands
- Prior art keywords
- region
- semiconductor body
- etching
- separation regions
- integrated semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 78
- 238000000034 method Methods 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000926 separation method Methods 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 33
- 239000003989 dielectric material Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 19
- 230000000873 masking effect Effects 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 239000005368 silicate glass Substances 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims 3
- 238000009713 electroplating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 34
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
——- t -1- 22100/JF/ts
Korte aanduiding: Geïntegreerde halfgeleiderschakeling en werkwijze voor het vervaardigen daarvan.
De uitvinding heeft betrekking op een geïntegreende halfgeleider-5 schakeling, omvattende een halfgeleiderlichaam met een oppervlak en een werkwijze voor het vervaardigen van een geïntegreerde halfgeleiderschakeling.
In het bijzonder heeft de onderhavige uitvinding betrekking op een geïntegreerde halfgeleiderschakeling, die gebruik maakt van een di-elektrisch materiaal voor het elektrische scheiden van schakelingscomponenten en een 10 werkwijze voor het vervaardigen daarvan.
Het is bekend de selectieve oxydatie-techniek (3..0.T.) te gebruiken voor het scheiden van schakelingscomponenten. In de selectieve oxydatie-techniek wordt siliciumnitridefilm gebruikt als een maskeerlaag voer het voorkomen van oxydetie van een silieiumhalfgeleiderlichaara. Schakelingseom-T5 ponenten, zoals transistoren , dioden en weerstanden, worden gevormd in actieve gebieden van het siliciumsubstraat, dat bedekt is geweest door de silicium-nithidefilm. De schakelingscomponenten zijn omgeven door een siliaiumoxyde-laag.( veldoxydelaag).
In een geïntegreerde schakeling vervaardigd met behulp van de sele-20 tieve oxydatietechniek strekt echter de veldoxydelaag zich uit tot een gedeelte van het halfgeleiderlichaam, waar het actieve gebied dient te worden gevormd. Wanneer bijvoorbeeld een veldoxydelaag van 1 jm dikte wordt gevormd onder gebruikmaking van een siliciumnitridelaag en een siliciumoxydelaag als maskeerlagen, strekt het veldoxyde zich 0,7 ja ra uit in het gedeelte, 25 waar het actieve gebied dient te worden gevormd. Derhalve is in het geval, dat de ontworpen breedte van het actieve gebied A^ en de feitelijke breedte A2 is, het verschil (A^-A2) rond 1,4 jam. Derhalve is ten minste *1,4 jpm van de breedte van het aangenomen actieve gebied onbruikbaar. Dit vermindert de integratiedichtheid.
2o Het doel van de onderhavige uitvinding is te voorzien in een geïn tegreerde halfgeleiderschakeling met een grote integratiedichtheid.
Een ander doel van de onderhavige uitvinding is te voorzien in een geïntegreerde halfgeleiderschakeling, waarbij schakelingscomponenten zijn gescheiden door di-elektrische zakvormige scheidingsgebieden, die zich uit-25 strekken van het oppervlak tot binnen een halfgeleiderlichaam.
Nog een ander doel van- de onderhavige uitvinding is te voorzien in een geïntegreerde halfgeleiderschakeling, waarbij de schakelingscomponenten zijn omgeven door di-elektrisehe zakvormige scheidingsgebieden, gevormd door 8103986 * * -2- 22100/JF/ts na elkaar gebruik te maken van een anisotroop etsmiddel en een isotroop etsmiddel.
Een verder doel van de onderhavige uitvinding is te voorzien in een geïntegreerde halfgeleiderschakeling, waarvan de werksnelheid groot is.
5 Nog een verder doel van de onderhavigeuitvinding is te voorzien in een werkwijze, die geschikt is voor het maken van een geïntegreerde half-geleiderschakeling met een di-elektrisch'zakvormig scheidingsgebied.
Hiertoe voorziet de uitvinding in een inrichting van de in de aanhef genoemde soort, die volgens een uitvoeringsvorm het kenmerk heeft, 10 dat deze verder een aantal scheidingsgebieden, gevormd in het halfgeleider-lichaam omvat, welke scheidingsgebieden zijn vervaardig door het vullen van di-elektrisch materiaal in een opening, gevormd .onder opeenvolgende gebruikmaking van een anisotrcpe etswerkwijze en een isotrope etswerkwijze, een actief g=bied, omgeven door de scheidingsgebieden en een schakelingscompo-15 nent, gevormd in het actieve gebied.en volgens een andere uitvoeringsvorm het kenmerk heeft, dat deze verder een scheidingsgebied gevormd in het substraat omvat, welk scheidingsgebied is vervaardigd uit een di-elektrisch materiaal en een eerste gedeelte nabij het oppervlak van het halfgeleiderlichaam heeft en een tweede gedeelte beneden het eerste gedeelte, waarbij de 20 wanden van ten minste het eerste gedeelte zeer nauwkeurig zijn geplaatst, een actief gebied, omgeven door de scheidingsgebieden en een schakelings-component, gevormd in het actieve gebied, alsmede in een werkwijze van de in de aanhef genoemde soort, die volgens een uitvoeringsvorm het kenmerk heeft, dat deze de volgende stappen omvat : het etsen van gekozen gedeelten 25 van een halfgeleiderlichaam onder gebruikmaking van een anisotroop etsmiddel voor het vormen van openingen, het etsen van bodemgedeelten van de openingen onder gebruikmaking van een isotroop etsmiddel, teneinde de openingen uit te breiden, het vullen van de uitgebreide openings met di-elektrisch materiaal voor het vormen van een schakelingscomponent in een actief gebied en volgens een 30 andere uitvoeringsvorm het kenmerk heeft,dat deze de volgende stappen omvat: het vormen van een maskeerlaag op een oppervlak van een halfgeleiderlichaam, het verwijderen van gedeelten van de maskeerlaag, het etsen van het halfgeleiderlichaam tot een vooraf bepaalde'diepte door de blootgelegde gedeelten daarvan, teneinde een opening te vormen onder gebruikmaking van een ani-35 sotroop etsmiddel, het etsen van een bodemgedeelte van de opening, teneinde deze uit te breiden onder gebruikmaking van een isotroop etsmiddel, het vullen van de opening met di-elektrisch materiaal voor het vormen van scheidingsgebieden en een daardoor omgeven actief gebied en het vormen van 4 8103986 w—- -3- 22100/JF/ts f £ SGhakelingscomponenten in een actief gebied.
Eén aspect van de onderhavige uitvinding brengt de vorming van een scheidingsgebied in een halfgeleidersubstraat met zich mee. Het scheidings-gebied wordt daarbij vervaardigd door het vullen met di-elektrisch materiaal 5 in een groef, gevormd door na elkaar gebruik te maken van een anisotrope etswerkwijze en een isotrope etswérkwijze. Een actief gebied met een schake-lingscomponent kan volledig omgeven door het scheidingsgebied worden gevormd.
Volgens een ander aspect van de onderhavige uitvinding begint een werkwijze voor het vervaardigen van een geïntegreerde halfgeleiderschakeling 10 met de stap van het vormen van een maskeerlaag op één zijoppervlak van een halfgeleiderlichaam met een eerste type geleidbaarheid. Gedeelten'van de maskeerlaag worden daarna verwijderd en het haifgeleidersubstraat wordt geëtst met een anisotroop etsmidéel tot een vooraf bepaalde diepte door de blootgelegde gedeelten van het substraat, teneinde een opening te vormen.
15 Het bodemgedeelte van de opening, wardt daarna geëtst met een isotroop ets-middel teneinde dit uit te breiden. De opening wordt gevuld met di-elektrisch materiaal voor het vormen van scheidingsgebieden. Een actief gebied, dat een schakelingscomponent vormt, kan op het halfgeleiderlichaam volledig omgeven door een scheidingsgebied worden aangebracht.
2Q De onderhavige uitvinding heft de problemen op, die optreden door de werkingsvolgorde en de constructie van de stand van de techniek, waarbij een selectieve oxydatietechniek wordt toegepast.
Samenvattend bevat een geïntegreerde halfgeleiderschakeling ( in doorsnede gezien) zakvormige scheidingsgebieden, vervaardigd uit di-elektrisch 25 materiaal, bestaande uit met boor en fosfor gedoteerd silicaatglas. Een schakelingscomponent is gevormd in een actief gebied, omgeveri door aangrenzende scheidingsgebieden. Elk ( in doorsnede gezien) zakvormig scheidingsgebied is vervaardigd door het na elkaar gebruik maken van een anisotroop etsmiddel en een isotroop etsmiddel. Er wordt voorzien in een werkwijze 30 voor het vervaardigen van de bovengenoemde inrichting met een grote integratiedichtheid en een grote werksnelheid.
De uitvinding zal nu worden toegelicht onder verwijzing naar de bijbehorende tekening, waarin: fig. 1 een doorsnedetekening is, die een geïntegreerde halfgeleider-35 schakeling volgens een uitvoeringsvorm van de onderhavige uitvinding toont; fig. 2A tot en met 21 procestekeningen zijn voor het toelichten van een werkwijze voor het vervaardigen νεη een geïntegreerde halfgeleiderseha-keling, zoals getoond in fig. 1;en 8103986 *- * -4- 22100/JF/ts fig.· 3 een doorsnedetekening is, welke een geïntegreerde halfgelei-derschakeling vólgens een andere uitvoeringsvorm van de onderhavige uitvinding toont.
Er zal nu een geïntegreerde halfgeleiderschakeling worden besproken 5 volgens één uitvoeringsvorm van deze uitvinding onder verwijzing naar fig.
1.
In fig, 1 worden achakelingscomponenten_zoals een metaalox?dehalf-geleider ( MOS)-transistor, een diode en een weerstand gevormd in een halfgeleiderlichaam 10 van het n-type geleidbaarheid. Een aantal di-ëlektrische 10 zakvormige isolatiegebieden 11, die versmald zijn bij het oppervlak van het substraat en uitgebreid bij het bodemgedeelte ervan, zijn aangebracht in halfgeleiderlichaam 10. Isèlatiegebieden 11 worden als volgt gevormd. Vooraf bepaalde gebieden van het halfgeleiderlichaam 10 worden weggeëtst door opeenvolgend een anisotrope etswerkwijze en een isotrope etswerkwijze en de geëtste 15 gedeelten worden gevuld met di-elektrisch materiaal, bestaande uit boor, · fosfor en silicaatglas (B.P.S.G.). Duidelijk is, dat andere di-elektrische materialen kunnen worden gebruikt, zoals met fosfor gedoteerd silicaatglas of andere glassoorten met een laag Smeltpunt. Deze werkwijze maakt het mogelijk, dat de isolatiegebieden met een grote nauwkeurigheid worden geplaatst.
20 Scheidingsgebieden 11 behoeven niet zakvormig te zijn. Duidelijk is, dat de scheidingsgebieden van elke willekeurige andere vorm kunnen worden gebruikt in overeenstemming met de werkwijze van deze uitvinding.
Zwaar gedoteerd gebied 12 met een n-type geleidbaarheid is gevormd bij het benedengedeelte van het isolatiegebied 11 om een inversie te voorkomen 25in het geleidbaarheidstype van het halfgeleiderlichaam 10 vanwege de silicium-oxydelaag 13. Sommige gedeelten omgeven door de scheidingsgebieden 11 vormen actieve gebieden 1H, waarin MOS-transistor 15 en weerstand 16 zijn gevormd.
De weerstand 16 is vervaardigd door het diffunderen van een p-type-.doteer-stof 16 in het n-type halfgeleiderlichaam 10 bij het actieve gebied 14.
30 Elèktroden 17 en 18 zijn gevormd aan tegenover elkaar liggende einden van gediffundeerd gebied 16. Natuurlijk wordt een diode gevormd door de pn-overgang tussen het gediffundeerde gebied 16 en het halfgeleiderlichaam ΊΟ.
Een MOS-transistor 15 is gevormd bij een ander actief gebied 14, 35waarin bron- en afvoergebieden 19, 20 met een p-type geleidbaarheid zijn gevormd aangrenzend aan respectieve scheidingsgebieden 11 en poortelektrode 21 is gevormd op poortoxydelaag 22 op een bekende wijze. Thermische oxydatie-laag 23 is gelamelleerd op het oppervlak van het substraat 10 met uitzondering 8103986 *' & -5- 22100/JF/ts van de elektroden 17, 18 , bron- en afvoereiektroden 24, 25 en poortelektrode 21 door C.V.D. (chemische dampdepositie). Beschermingslaag 26 van het silicium-oxyde bedekt het gehele oppervlak van het halfgeleiderlichaam 10.
Volgens de onderhavige uitvinding stoppen pn-overgangen tussen ge-5 diffundeerd gebied 16, bron- en afvoergebieden 19, 20 en halfgeleiderlichaam 10 het scheidingsgebied 11, hetgeen resulteert in een afneming van het pn-overgangsgebied ( en derhalve eveneens de capaciteit vanwege de pn-overgang), teneinde grote werksnelheden mogelijk tei. maken.
Volgens de onderhavige uitvinding is het mogelijk actieve gebieden 1014 gescheiden door di-elektrisch materiaal met een grotere nauwkeurigheid te vormen dan bij de stand van de techniek, om.daardoor het gebiéd, vereist voor het vormen van het actieve gebied 14 in het halfgeleiderlichaam te verkleinen. Dit is zeer effectief voor het verkrijgen van een grotere integratiedichtheid.
15 Nu zal een toelichting worden gegeven onder verwijzing naar de figuren 2A tot en met 21 met betrekking tot een werkwijze voor het vervaar digen.· van een geïntegreerde halfgeleiderschakeling met de hierboven beschreven constructie.
In fig. 2A wordt een silicium halfgeleiderlichaam 10 met een n-type 20 geleidbaarheid toegepast met een thermische oxydelaag 30 met een dikte van 300 ft en een siliciumnitridefilm 31 met een dikte van 500 § . Laag 30 en film 31 worden successievelijk door C.V.D. gevormd op het n-type halfgeleiderlichaam 10 als maskeerlagen. Daarna, zoals getoond in fig. 2B, wordt foto- resist maskeerlaèg 32 aangebracht op gedeelten, waar actieve gebieden dienen 25 te worden gevormd en selectief etsen wordt gebruikt voor het blootleggen van het resterende halfgeleiderlichaam. Zoals getoond in fig. 2C, wordt na het verwijderen van fotoresistlaag 32 opnieuw selectief etsen toegepast voor het vormen van de openingen 33 met een diepte van 1 ym bij de gedeelten, die niet zijn bedekt door de maskeerlagen 30, 31 onder gebruikmaking van 30 anisotroop etsen ( etsen in één richting heeft geen etsen in een richting loodrecht daarop tot gevolg), zoals reactief ionen etsen ( RIE) of reactie ionenbundelfrezen. Vervolgens wordt een thermische oxydelaag 34 met een dikte van 500 8 tot 1000 8 gegroeid op het blootgelegde oppervlak van het substraat 10 door thermische oxydatie, zoals getoond in fig. 2D. Opvolgend, 35 zoals getoond in fig. 2E wordt de thermische oxydelaag 34 bij het bodem- gedeelte weggeëtst onder gebruikmaking van een anisotrope etswerkwijze. Daarna zoals getoond in fig. 2F, wordt isotroop etsen uitgevoerd door C.D.E. ( chemisch droogetsen) onder gebruikmaking van sliciumnitridefilrn 31 als 8103986 -6- 22100/JF/ts . » een maskeerlaag. Bij deze stap kan elke willekeurige etswerkwijze worden gebruikt, die een isotrope eigenschap heeft ( etsen dat uniform is in alle richtingen) en een lagere snelheid bij thermische oxydelagen 30, 34 en siii-ciumnitridefilm 31 heeft, dan bij het halfgeleidersubstraat 10. Bij dit 5 isotroop etsproces wordt een di-elektrische zakvormige scheidingsgebied gevormd.
Een zwaar gedoteerde laag 12 met een n-iype geleidbaarheid wordt gediffundeerd in het bodemgédeelte van het scheidingsgebied om inversie van de geleidbaarheid van het halfgeleiderlichaam te voorkomen vanwege het · 10 scheidingsgebied. Vervolgens, zoals getoond in fig. 2G, wordt de thermische oxydelaag 32 met een dikte van 500 2 tot 1000 2 gegroeid op het blootgelegde oppervlak van de zak vormige opening als beschermingslaag voor het volgende proces, waarbij de siliciumnitridefilm 31 wordt verwijderd. Daarna na het verwijderen van de siliciumoxydefilm 31, worden alle thermische 15 oxydelagen 30, 32 weggeëtst, zoals getoond in fig. 2H. Opvolgend, zoals getoond in fig. 2E, wordt een nieuwe thermische oxydelaag 30 met een dikte ‘ van 500 2 tot 1000 2 gevormd en di-elektrisch materiaal, met boor en fosfor gedoteerd silicaatglas (fBSG) wordt gevuld in de zakvormige opening voor het vormen van het scheidingsgebied 11. Het oppervlak van het scheidings-20 gebied 11 wordt afgevlakt en daarna wordt het substraat op een hogere temperatuur van 1000 °C gehouden voor het stabiliseren van de inrichting. Op deze wijze worden actieve gebieden, omgeven door scheidingsgebieden, yervaardigd uit di-elektrisch materiaal, gevormd.
Fig. 1 toont een uitvoeringsvorm, waarin MOS-transistor 15 en weer-25 stand 16 zijn aangebracht in de actieve gebieden onder gebruikmaking van de bekende werkwijze na verwijdering van de thermische oxydelaag 33.
Volgens het proces is het verschil tussen B2 ( feitelijke breedte-waarde van het actieve gebied) en BI ( ontworpen breedtewaarde van het actieve gebied) de dikte van de thermische oxydelaag 13 in fig. 21. Deze is 30 ten hoogste 0,2^im. De waarde komt overeen met eenzevende van het verschil hij gebruikmaking van de selectieve oxydatietechniek. Derhalve is het raogelijk het actiebe gebied te vormen met een grote nauwkeurigheid en om dit klein te maken, met als resultaat een grote integratiedichtheid. Verder kan een grote werksnelheid worden verkregen door het verkleinen van de pn-overgangs-35 gebieden, die worden gevormd tussen het bron-gebied, afvoergebied en weer-standsgebied en het substraat. Bij deze uitvoeringsvorm wordteen dubbele laag van de thermische oxydelaag en siliciumnitridefilm gebruikt als een maskeerlaag, zoals getoond in fig. 2A. Echter kan een enkele laag silicium- 8103986 - > -7- 22100/JF/ts oxyde worden gebruikt.
Fig. 3 toont een andere uitvoeringsvorm volgens deze uitvinding.
In deze uitvoeringsvorm wordt een bipolaire transistor gevormd in het gc-tieve gebied. Een emittergebied 41, collectorgebied 42, basisgebied 43 en 5 begraven gebied 44 worden gevormd door bekende technieken.
Samenvattend voorziet de uitvinding in vele voordelen met betrekking tot de stand van de techniek. Onder deze voordelen is ten eerste de grotere integratiedichtheid vanwege de vorming van een isolatiegebied vervaardigd uit di-elektrisch';materiaal met een grote nauwkeurigheid, gebaseerd op een 10gemaskeerd ontwirp. Ten tweede is de werksnelheid groot, vanwege het feit, dat het pn-overgangsgebied is verkleind door het zakvormige scheidingsgebied.
Ofschoon deze uitvinding is geopenbaard en getoond onder verwijzing naar bijzondere toepassingen, zijn de principes die daardoor worden belichaamd onderworpen aan talrijke andere toepassingen, die duidelijk zullen zijn *:aan 15vaklui op dit gebied van de techniek.De uitvinding is derhalve slechts beperkt, zoals aangegeven door de strekking van de conclusies.
8103986
Claims (14)
1. Geïntegreerde halfgeleiderschakeling, omvattende een halfgeleiderlichaam met een oppervlak, met het kenmerk, dat deze verder een aantal scheidings- 5 gebieden, gevormd in het halfgeleiderlichaam omvat, welke scheidingsgebie-den zijn vervaardigd door het vullen van di-elektrisoh materiaal in een opening, gevormd onder opeenvolgende gebruikmaking van een anisotrope ets-werkwijze en een isotrope etswerkwijze, een actief gebied, omgeven door de scheidingsgebieden en een schakelingscomponent, gevormd in het actieve ge-10 bied.
2. Geïntegreerde halfgeleiderschakeling volgens conclusie 1, met hetikenmerk, dat het gebied nabij het oppervlak van het halfgeleiderlichaam smal is en breder beneden het oppervlak in ten minste één dimensie.
3. Geïntegreerde halfgeleiderschakeling volgens conclusie 1, met het ken-15 merk, dat het scheidingsgebied is vervaardigd uit een di-elektrisch materiaal inclusief met boor en fosfor gedoteerd silicaatglas.
4. Geïntegreerde halfgeleiderschakeling volgens conclusie 1, met hetl kenmerk, dat het halfgeleiderlichaam een eerste type geleidbaarheid heeft en de schakeling-ecomponent is gevormd door het diffunderen van een doteerstof 20 van een tweede type geleidbaarheid, dat tegengesteld is aan het eerste type geleidbaarheid ,in het substraat, waarbij een pn-overgang tussen het gediffundeerde gebied en het substraat stopt bij het scheidingsgebied.
5. Geïntegreerde halfgeleiderschakeling volgens conclusie 2, met het kenmerk, dat deze verder een gebied aangebracht aan het bodemgedeelte van het 25 scheidingsgebied omvat, welk eerstgenoemde gebied van het type geleidbaarheid is dat hetzelfde is als van het substraat, maar een hogere dotering3-concentratie dan het substraat heeft.
6. Geïntegreerde halfgeleiderschakeling, omvattende een halfgeleiderlichaam met een oppervlak, met het kenmerk, dat deze verder een scheidingsgebied 30 gevormd in het substraat omvat, welk scheidingsgebied is vervaardigd uit een di-elekferisch materiaal en een eerste gedeelte nabij het oppervlak van het halfgeleiderlichaam heeft en een tweede gedeelte beneden het eerste gedeelte, waarbij de wanden van ten minste het eerste gedeelte zeer nauwkeurig zijn geplaatst, een actief gebied, omgeven door de scheidingsgebieden 35 en een schakelingscomponent, gevormd in het actieve gebied.
7. Geïntegreerde halfgeleiderschakeling volgens conclusie 1, met het kenmerk, dat het substraat van een eerste type geleidbaarheid is en de schakelingscomponent een gebied van een tweede type geleidbaarneid bevat, welk tegengesteld is aan het eerste type geleidbaarheid, gediffundeerd in 8103986 —---- '4i -> -9- 22100/JF/ta , het halfgeleiderlichaam, waarbij een kruising van het schakelingscomponent- gebied en het 'halfgeleiderlichaam een pn-overgang vormt, welke pn-overgang stopt bij het scheidingsgebied.
8. Werkwijze voor het vervaardigen van een geïntegreerde halfgeleider-5 schakeling, met het kenmerk, dat deze de volgende stappen omvat: het etsen van gekozen gedeelten van een halfgeleiderlichaam onder gebruikmaking van een anisotroop etsmiddel voor het vormen van openingen, het etsen van bodemgedeelten van de openingen onder gebruikmaking van een isotroop etsmiddel, teneinde de openingen uit te breiden, het vullen van de uitgebreide ope-10 ningenl met di-elektrisch materiaal voor het vormen van scheidingsgebieden en een daardoor omgeven actief gebied en het vormen van een schakelingscom-ponent in een actief gebied.
9. Werkwijze voor het vervaardigen van een geïntegreerde halfgeleider-schakeling, met het kenmerk, dat deze de volgende stappen omvat: 15 het vormen van een maskeerlaag op een oppervlak van een halfgeleiéerlichaam, het vervdjderen van gedeelten van de maskeerlaag, het etsen van het halfge-leiderlichaam tot een vooraf bepaalde diepte door de bloötgelegde gedeelten daaraan, teneinde een opening te vormen onder gebruikmaking van een anisotroop etsmiddel, het etsen van een bodemgedeelte van de opening, teneinde 20 deze uit te breiden onder gebruikmaking van een isotroop etsmiddel, het vullen van de opening met di-elektrisch materiaal voor het vormen van scheidingsgebieden en een daardoor omgeven actief gebied en het vormen van schakelingscomponenten in een actief gebied,
10. Werkwijze voor het vervaardigen van een geïntegreerde halfgeleider-25 schakeling volgens conclusie 9, met het kenmerk, dat de scheidingsgebieden nabij het oppervlak van het halfgeleiderlichaam smal zijn en breder beneden het oppervlak in ten minste één dimensie.
11. Werkwijze voor het vervaardigen*van een geïntegreerde halfgeleider-sohakeling volgens conclusie 9, met het kenmerk, dat de maskeerlaag bestaat 30 uit een thermische siliciumoxydelaag en een siliciumnitridelaag.
12. Werkwijze voor het vervaardigen van een geïntegreerde halfgeleider-schakeling volgens conclusie 9, met het kenmerk, dat het di-elektrische materiaal bestaat uit met boor en fosfor gedoteerd silicaatglas.
13· Halfgeleiderschakeling omvattende een halfgeleidersubstraat met een 35 oppervlak, met het kenmerk, dat deze verder een aantal scheidingsgebieden gevormd in het halfgeleiderlichaam omvat, welke scheidingsgebieden zijn vervaardigd uit een di-elektrisch materiaal en een eerste gedeelte nabij het halfgeleiderlichaamoppervlak hebben en een tweede gedeelte beneden het eerste gedeelte, een actief gebied, omgeven door de scheidingsgebieden en " ............. "***- 8103986 _10- 22100/JF/ts een schakelingscomponent gevormd in het actieve gebied, waarbij het aantal scheidingsgebieden is gevormd door een werkwijze omvattende de stappen van het etsen van gekozen gedeelten van het halfgeleiderlichaamsoppervlak onder gebruikmaking van een anisotroop etsraiddel voor het vormen van de eerste ς gedeelten, het etsen van de bodems van de eerste gedeelten onder gebruikmaking van een isotroop etsraiddel, teneinde de tweede gedeelten te vormen en het vullen van de eerste en tweede gedeelten met di-elektrisoh materiaal voor het vormen van de scheidingsgebieden.
14. Geïntegreerde halfgeleiderschakeling, omvattende een halfgeleider- lichaam, met het kenmerk, dat deze verder een aantal scheidingsgebieden omvat, welke zijn gevuld met di-elektrisch, materiaal, een actief gebied, omgeven door de scheidingsgebieden en een schakelingscomponent, gevormd in het actiele gebied en dat de geïntegreerde halfgeleiderschakeling is gevormd door een werkwijze, die de volgende stappen omvat: het vormen van ie een maskeerlaag op één zijoppervlak van een halfgeleiderlichaam met een eerste type ’geleidbaarheid, het verwijderen van enige gedeelten van de maskeerlaag, het etsen van het halfgeleidersubstraat tot een vooraf bepaalde diepte door de blootgelegde gedeelten ervan, teneinde een opening te vormen onder gebruikmaking van een anisotroop etsraiddel, het etsen van een bodem- 20 gedeelte van de opening, teneinde deze uit te breiden onder gebruikmaking van een isotroop etsmiddel, het vullen van de opening met di-elektrisch» materiaal voor het vormen van scheidingsgebieden en een daardoor omgeven actief gebied en het ...vormen van een schakelingscomponent in een actief gebied. 25 Eindhoven-, augustus 1981. 8103986 \
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11929480 | 1980-08-29 | ||
| JP55119294A JPS5743438A (en) | 1980-08-29 | 1980-08-29 | Semiconductor device and manufacture thereof |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL8103986A true NL8103986A (nl) | 1982-03-16 |
| NL188315B NL188315B (nl) | 1991-12-16 |
| NL188315C NL188315C (nl) | 1992-05-18 |
Family
ID=14757841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NLAANVRAGE8103986,A NL188315C (nl) | 1980-08-29 | 1981-08-27 | Geintegreerde halfgeleiderschakeling en werkwijze voor het vervaardigen van een geintegreerde halfgeleiderschakeling. |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4551743A (nl) |
| JP (1) | JPS5743438A (nl) |
| DE (1) | DE3134110A1 (nl) |
| NL (1) | NL188315C (nl) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072243A (ja) * | 1983-09-28 | 1985-04-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| FR2554638A1 (fr) * | 1983-11-04 | 1985-05-10 | Efcis | Procede de fabrication de structures integrees de silicium sur ilots isoles du substrat |
| JPH0779133B2 (ja) * | 1986-06-12 | 1995-08-23 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| USRE33622E (en) * | 1986-09-04 | 1991-06-25 | At&T Bell Laboratories | Integrated circuits having stepped dielectric regions |
| DE3809218C2 (de) * | 1987-03-20 | 1994-09-01 | Mitsubishi Electric Corp | Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung |
| US5306940A (en) * | 1990-10-22 | 1994-04-26 | Nec Corporation | Semiconductor device including a locos type field oxide film and a U trench penetrating the locos film |
| KR950000103B1 (ko) * | 1991-04-15 | 1995-01-09 | 금성일렉트론 주식회사 | 반도체 장치 및 그 제조방법 |
| KR100213189B1 (ko) * | 1992-06-11 | 1999-08-02 | 김광호 | 반도체메모리장치 및 그 제조방법 |
| JPH06132392A (ja) * | 1992-06-23 | 1994-05-13 | Nec Corp | 半導体装置 |
| JP3396553B2 (ja) * | 1994-02-04 | 2003-04-14 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP3360970B2 (ja) * | 1995-05-22 | 2003-01-07 | 株式会社東芝 | 半導体装置の製造方法 |
| US6110798A (en) | 1996-01-05 | 2000-08-29 | Micron Technology, Inc. | Method of fabricating an isolation structure on a semiconductor substrate |
| US6465865B1 (en) * | 1996-01-05 | 2002-10-15 | Micron Technology, Inc. | Isolated structure and method of fabricating such a structure on a substrate |
| US5963789A (en) * | 1996-07-08 | 1999-10-05 | Kabushiki Kaisha Toshiba | Method for silicon island formation |
| US6765280B1 (en) * | 1998-12-21 | 2004-07-20 | Agilent Technologies, Inc. | Local oxidation of a sidewall sealed shallow trench for providing isolation between devices of a substrate |
| WO2001043186A1 (en) * | 1999-12-13 | 2001-06-14 | Infineon Technologies North America Corp. | Body contacted silicon-on-insulator (soi) structure and method of fabrication |
| US6853048B1 (en) | 2000-08-11 | 2005-02-08 | Agere Systems Inc. | Bipolar transistor having an isolation structure located under the base, emitter and collector and a method of manufacture thereof |
| US6958518B2 (en) * | 2001-06-15 | 2005-10-25 | Agere Systems Inc. | Semiconductor device having at least one source/drain region formed on an isolation region and a method of manufacture therefor |
| US6864547B2 (en) | 2001-06-15 | 2005-03-08 | Agere Systems Inc. | Semiconductor device having a ghost source/drain region and a method of manufacture therefor |
| US6784076B2 (en) * | 2002-04-08 | 2004-08-31 | Micron Technology, Inc. | Process for making a silicon-on-insulator ledge by implanting ions from silicon source |
| US6809386B2 (en) * | 2002-08-29 | 2004-10-26 | Micron Technology, Inc. | Cascode I/O driver with improved ESD operation |
| KR100525797B1 (ko) * | 2003-06-18 | 2005-11-02 | 동부아남반도체 주식회사 | 소자분리막 구조 및 제조 방법 |
| KR100487657B1 (ko) * | 2003-08-13 | 2005-05-03 | 삼성전자주식회사 | 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법 |
| US20070059897A1 (en) * | 2005-09-09 | 2007-03-15 | Armin Tilke | Isolation for semiconductor devices |
| US20070224775A1 (en) * | 2006-03-27 | 2007-09-27 | Nick Lindert | Trench isolation structure having an expanded portion thereof |
| FR2914491A1 (fr) * | 2007-03-27 | 2008-10-03 | Commissariat Energie Atomique | Procede de fabrication de zones actives de germanium sur isolant avec tranchees fines d'isolation laterale a bords arrondis. |
| US7692483B2 (en) * | 2007-10-10 | 2010-04-06 | Atmel Corporation | Apparatus and method for preventing snap back in integrated circuits |
| US8085604B2 (en) * | 2008-12-12 | 2011-12-27 | Atmel Corporation | Snap-back tolerant integrated circuits |
| US9935126B2 (en) | 2014-09-08 | 2018-04-03 | Infineon Technologies Ag | Method of forming a semiconductor substrate with buried cavities and dielectric support structures |
| US9536999B2 (en) | 2014-09-08 | 2017-01-03 | Infineon Technologies Ag | Semiconductor device with control structure including buried portions and method of manufacturing |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2408402A1 (de) * | 1973-02-21 | 1974-08-22 | Raytheon Co | Verfahren zur herstellung integrierter schaltungen bzw. nach einem solchen verfahren hergestellte integrierte halbleiterschaltungseinheit |
| EP0005728A1 (de) * | 1978-05-25 | 1979-12-12 | International Business Machines Corporation | Verfahren zum Herstellen eines lateralen PNP- oder NPN-Transistors mit hoher Verstärkung und dadurch hergestellter Transistor |
| US4187125A (en) * | 1976-12-27 | 1980-02-05 | Raytheon Company | Method for manufacturing semiconductor structures by anisotropic and isotropic etching |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2228299B1 (nl) * | 1973-05-04 | 1977-09-02 | Radiotechnique Compelec | |
| US4019248A (en) * | 1974-06-04 | 1977-04-26 | Texas Instruments Incorporated | High voltage junction semiconductor device fabrication |
| JPS5221782A (en) * | 1975-08-13 | 1977-02-18 | Toshiba Corp | Producing system and unit of semiconductor |
| JPS5318384A (en) * | 1976-08-04 | 1978-02-20 | Shinkawa Seisakusho Kk | Apparatus for wireebonding |
| US4264382A (en) * | 1978-05-25 | 1981-04-28 | International Business Machines Corporation | Method for making a lateral PNP or NPN with a high gain utilizing reactive ion etching of buried high conductivity regions |
| US4209349A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching |
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
| US4318751A (en) * | 1980-03-13 | 1982-03-09 | International Business Machines Corporation | Self-aligned process for providing an improved high performance bipolar transistor |
| JPS56140642A (en) * | 1980-04-01 | 1981-11-04 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5712533A (en) * | 1980-06-26 | 1982-01-22 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1980
- 1980-08-29 JP JP55119294A patent/JPS5743438A/ja active Granted
-
1981
- 1981-08-27 NL NLAANVRAGE8103986,A patent/NL188315C/nl not_active IP Right Cessation
- 1981-08-28 DE DE19813134110 patent/DE3134110A1/de active Granted
-
1984
- 1984-08-06 US US06/637,707 patent/US4551743A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2408402A1 (de) * | 1973-02-21 | 1974-08-22 | Raytheon Co | Verfahren zur herstellung integrierter schaltungen bzw. nach einem solchen verfahren hergestellte integrierte halbleiterschaltungseinheit |
| US4187125A (en) * | 1976-12-27 | 1980-02-05 | Raytheon Company | Method for manufacturing semiconductor structures by anisotropic and isotropic etching |
| EP0005728A1 (de) * | 1978-05-25 | 1979-12-12 | International Business Machines Corporation | Verfahren zum Herstellen eines lateralen PNP- oder NPN-Transistors mit hoher Verstärkung und dadurch hergestellter Transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3134110C2 (nl) | 1989-06-15 |
| JPS5743438A (en) | 1982-03-11 |
| NL188315C (nl) | 1992-05-18 |
| NL188315B (nl) | 1991-12-16 |
| DE3134110A1 (de) | 1982-04-08 |
| US4551743A (en) | 1985-11-05 |
| JPH0158661B2 (nl) | 1989-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8103986A (nl) | Geintegreerde halfgeleiderschakeling en werkwijze voor het vervaardigen daarvan. | |
| US4255207A (en) | Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation | |
| US4577395A (en) | Method of manufacturing semiconductor memory device having trench memory capacitor | |
| US4437226A (en) | Process for producing NPN type lateral transistor with minimal substrate operation interference | |
| NL1018769C2 (nl) | Werkwijze voor het verminderen van een smalkanaaleffect in een transistor in een halfgeleiderinrichting met een geulisolatie, en een dergelijke halfgeleiderinrichting. | |
| KR890004469B1 (ko) | 종형 mosfet와 그 제조방법 | |
| JP3301062B2 (ja) | 隆起したソース及びドレインを有する高性能ｍｏｓｆｅｔ素子及びその形成方法 | |
| US4419150A (en) | Method of forming lateral bipolar transistors | |
| US6750526B2 (en) | Semiconductor device with trench isolation having reduced leak current | |
| US6274452B1 (en) | Semiconductor device having multilayer interconnection structure and method for manufacturing the same | |
| JPH06101470B2 (ja) | スロット内に形成されたバイポーラトランジスタからなる能動要素を有する集積回路装置 | |
| NL9500370A (nl) | Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. | |
| JPS6293930A (ja) | 半導体デバイスの製造方法 | |
| KR950001988A (ko) | 반도체장치 및 그 제조방법 | |
| US4522682A (en) | Method for producing PNP type lateral transistor separated from substrate by O.D.E. for minimal interference therefrom | |
| KR19990037412A (ko) | 고 전압ｃｍｏｓ 구조의 반도체 장치 및 그 제조방법 | |
| KR0140042B1 (ko) | 반도체 집적회로 장치의 제조방법 | |
| KR930011301A (ko) | 서브-마이크로 메터 집적회로의 얕은 접합 형성방법 | |
| US4609934A (en) | Semiconductor device having grooves of different depths for improved device isolation | |
| KR0159763B1 (ko) | 반도체 장치 | |
| NL8700279A (nl) | Werkwijze voor het vervaardigen van een halfgeleiderinrichting en halfgeleiderinrichting. | |
| US8232169B2 (en) | Resistor in an integrated circuit | |
| US4485551A (en) | NPN Type lateral transistor separated from substrate by O.D.E. for minimal interference therefrom and method for producing same | |
| EP0111651B1 (en) | Semiconductor device comprising dielectric isolation regions | |
| KR870002656A (ko) | Cmos 집적회로 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1A | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| A85 | Still pending on 85-01-01 | ||
| BC | A request for examination has been filed | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 19980301 |