NL8101018A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting en met behulp van deze werkwijze vervaardigde halfgeleiderinrichting. - Google Patents
Werkwijze voor het vervaardigen van een halfgeleiderinrichting en met behulp van deze werkwijze vervaardigde halfgeleiderinrichting. Download PDFInfo
- Publication number
- NL8101018A NL8101018A NL8101018A NL8101018A NL8101018A NL 8101018 A NL8101018 A NL 8101018A NL 8101018 A NL8101018 A NL 8101018A NL 8101018 A NL8101018 A NL 8101018A NL 8101018 A NL8101018 A NL 8101018A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- semiconductor
- semi
- insulating material
- treatment
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000011282 treatment Methods 0.000 claims description 33
- 239000011810 insulating material Substances 0.000 claims description 30
- 230000003647 oxidation Effects 0.000 claims description 22
- 238000007254 oxidation reaction Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 239000007788 liquid Substances 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 230000007704 transition Effects 0.000 description 12
- 238000005530 etching Methods 0.000 description 10
- 238000002161 passivation Methods 0.000 description 10
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 239000011521 glass Substances 0.000 description 8
- 239000002800 charge carrier Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 239000000243 solution Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 229910017604 nitric acid Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-IGMARMGPSA-N Protium Chemical group [1H] YZCKVEUIGOORGS-IGMARMGPSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005267 amalgamation Methods 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000004320 controlled atmosphere Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000002068 genetic effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 235000015110 jellies Nutrition 0.000 description 1
- 239000008274 jelly Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/298—Semiconductor material, e.g. amorphous silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3192—Multilayer coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/958—Passivation layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Formation Of Insulating Films (AREA)
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Description
* 0 * , m “ PHB 32.700 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
"Werkwijze voor het vervaardigen van een halfgeleider inrichting en met behulp van deze werkwijze vervaardigde halfgeleiderinrichting".
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting met een pn-overgang die aan een oppervlak van het halfgeleiderlichaam eindigt en in tenminste één bedrijfs-toestand van de inrichting in de keerrichting is voorgespannen waarbij, 5 althans ter plaatse waar de pn-overgang aan het oppervlak eindigt het oppervlak wordt blootgelegd en voorzien van een passiverende laag van half-isolerend materiaal.
In het artikel getiteld "Highly reliable high voltage transistors by use of the SIPOS process" door Matsushita et al in "I.E.E.Ë.
10 Transactions on electron devices", deel ED-23, No. 8, augustus 1976, pag. 826-830 is een dergelijke werkwijze beschreven.
Zoals in dit artikel is besproken, kunnen belangrijke voordelen worden verkregen, wanneer het oppervlak van de halfgeleiderinrichting wordt gepassiveerd met een half isolerende laag in plaats van met een isolerende 15 laag van b.v. siliciumdioxyde. Bij de beschreven werkwijze bestaat het lichaam uit silicium en is het half isolerende materiaal met zuurstof gedoteerd polykristallijn silicium, dat direct op het oppervlak van het lichaam van silicium wordt neergeslagen. Voordat de half isolerende laag wordt neergeslagen, wordt het oppervlak, waaraan de pn-overgang eindigt, bloot-20 gelegd, door de siliciumdioxydelaag weg te etsen, die gedurende eerdere fabricagestappen was gebruikt, b.v. voor het lokaliseren van een diffu-siebehandeling met een p-type doteringsmiddel voor het vormen van de pn-overgang van de gewenste planaire inrichtingen. Bovendien blijkt uit het genaarde artikel, dat natuurlijke oxydelagen op het oppervlak van het 25 halfgeleiderlichaam moeten warden weggeëtst, voordat de half isolerende laag wordt neergeslagen, cm eventuele effecten van de injectie of het invangen van hete ladingsdragers (zogenaamde "geheugen"-effecten) te vermijden, die het geleidingsvermogen aan het halfgeleideroppervlak kunnen wijzigen en die daarom als ongunstig worden beschouwd voor het passiveren 30 van een aan het oppervlak vrijkomende pn-overgang.
Wanneer een pn-overgang, die direct met een dergelijke halfiso-lerende laag is gepassiveerd, in de keerrichting wordt voorgespannen, bevat de lekstroom in de keerrichting een stroom, die door de half isoleren- 8101018 ΡΗΒ 32.700 2
“ί" V
I 1 de laag loopt tussen de pn-overgang vormende p- en n-type gebieden. Voorzover deze stroon langs de laag loopt, brengt deze een spanningsval langs de half isolerende laag teweeg. Tengevolge van deze spanningsval wordt een deel van de negatieve potentiaal van het p-type gebied overgedragen naar 5 het n-type gebied, waardoor bij de in de keerrichting voorgespannen pn-overgang behorende uitputtingslaag zich langs het oppervlak kan uitbreiden. Daardoor wordt, wijziging en vermindering van het elektrische veld aan het oppervlak rondon de overgang verkregen, waardoor de. doorslag-spanning van een inrichting kan worden verhoogd, indien deze door opper-10 vlaktedoorslag wordt begrensd. Om de lekstroom te verlagen, is het gewenst, de soortelijke weerstand van de half isolerende laag te verhogen.
Een verhoging van deze soortelijke weerstand kan echter een vermindering in toename van de uitbreiding van de uitputtingslaag en daardoor een verminderde verhoging van de doorslagspanning tot gevolg hebben.
15 Bovendien is het, om de schakelsnelheid van bepaalde inrich tingen te verhogen, soms gewenst, de levensduur beëidigende centra ("life-time-killer centres"), zoals goud, in het halfgeleider lichaam in te bouwen, teneinde de levensduur van minderheidsladingsdragers te verkorten. Wanneer het oppervlak van het lichaam direct wordt gepassiveerd met een 20 dergelijke half isolerende laag, kan zoals aanvraagster heeft geconstateerd, deze laag als een "getter" werken, die een belangrijk deel van het goud aan het halfgeleiderlichaam kan onttrekken.
De uitvinding stelt zich ten doel een halfgeleiderinrichting van de bovengenoemde soort te verschaffen met een zo hoog mogelijke door-25 slagspanning en een zo laag mogelijke lekstroom, waarbij de passiverings-laag zo min mogelijk de aanwezigheid van de levensduur beëindigende centra aantast.
Zij berust op het inzicht dat dit bereikt kan worden door het op gecontroleerde wijze aanbrengen van een extra isolerend laagje.
30 Een werkwijze volgens de uitvinding heeft hiertoe het kenmerk, dat, voordat het half isolerend materiaal wordt aangebracht, een omzettings-behandeling wordt uitgevoerd bij een temperatuur boven kamertemperatuur, waarbij ter plaatse van het blootgelegde oppervlak het materiaal van het halfgeleiderlichaam chenisch wordt omgezet In een laag isolerend materiaal 35 waarop het half isolerend materiaal wordt aangebracht, waarbij de omzet-tingsbehandeling wordt voortgezet totdat de laag een dikte heeft, die klein genoeg is om geleiding tussen de passiverende laag en het halfgeleiderlichaam mogelijk te maken en groot genoeg is on de genoemde gelei- 8101018 EHB 32.700 3 ding zodanig laag te houden dat de dikte van de uitputtingslaag behorend bij de in keerrichting voorgespannen pn-overgang langs het oppervlak toeneemt.
In tegenstelling tot wat voorheen gebruikelijk was bij de toe-5 passing van een half isolerend materiaal voor de passivering van pn-over-gangen, wordt nu met opzet een dunne laag isolerend materiaal aangehracht in de volgens de uitvinding vervaardigde inrichting tussen de half isolerende laag en het halfgeleiderqppervlak, waaraan de pn-overgang eindigt. Daar de dikte daarvan zodanig is, dat de geleiding tussen de passiveren-10 de laag en het halfgeleiderlichaam wordt verminderd, maar niet wordt geëlimineerd, blijkt, dat deze grenslaag van isolerend materiaal als een barrière werkt, die bij een bepaalde soortelijke weerstand van de half-isolerende laag bevordert, dat een groter deel van de lekstroom in de half isolerende laag verder langs de laag loopt, alvorens over deze sper-15 laag van isolerend materiaal naar het halfgeleideroppervlak te lopen. Dientengevolge wordt het potentiaalverschil, dat is aangelegd, cm de over-gang in de keerrichting voor te spannen, over een grotere lengte van de halfisolerende laag verminderd, zodat bij een bepaalde soortelijke weerstand van de halfisolerende laag een toename van de dikte van de uitput-20 tingslaag langs het oppervlak wordt verkregen in vergelijking met bekende inrichtingen, waarbij het halfgeleideroppervlak indirect door half isolerend materiaal wordt gepassiveerd. Daardoor kan de doorslagspanning van de in de keerrichting voorgespannen overgang worden verhoogd, zelfs wanneer een laag met een heel hoge soortelijke weerstand is gébruikt, cm de 25 grootte van de lekstroom te verlagen.
Bovendien blijkt, dat een dergelijke grenslaag van isolerend materiaal met deze dikte ook als een barrière werkt, doordat deze de get-terwerking van de halfisolerende laag voor stoffen, die de levensduur van ladingsdragers beëindigen, zoals goud, die in het halfgeleiderlichaam 30 vereist kunnen zijn, aanzienlijk vermindert.
Het is aanvraagster gebleken, dat in halfgeleiderinrichtingen vervaardigd volgens de uitvinding deze voordelen betreffende doorslagspanning, soortelijke weerstand van de halfisolerende laag en de levensduur beëindigende stoffen kunnen worden verkregen met behoud van andere 35 békende voordelen van de passivering met half isolerend materiaal, zoals bijv. het verminderen van ongewenste ladingseffecten aan het halfgeleideroppervlak.
Het zal duidelijk zijn, dat de kwaliteit en de dikte van de 8101018 % q ΡΗΒ 32.700 4 laag van isolerend materiaal belangrijk zijn bij het verkrijgen van de gewenste barrièrefuncties. Deze eigenschappen van de laag kunnen op bevredigende wijze worden geregeld, door de laag van het materiaal van het halfgeleiderlichaam te vormen door een chemische cmzettingsbéhandeling 5 in een geregelde atmosfeer en door een koven kamertemperatuur gelegen temperatuur van het oppervlak van het lichaam toe te passen. De verhoogde temperatuur van het oppervlak van het lichaam is belangrijk, on een betrékkelijk snel en tevens eenvoudig geregeld proces te verkrijgen voor het vormen van de laag.
10 In het Britse octrooischrift (GB) 1.536.764 wordt vermeld, dat, wanneer een halfgeleideroppervlak wordt gepassiveerd met een half-isolerende laag (die in dit geval zowel diepe donor- als diepe acceptor-niveaus bevat), het niet altijd noodzakelijk is, vóór het neerslaan van de halfisolerende laag het siliciumoppervlak volledig bloot te leggen, 15 door een dunne isolerende laag (meestal 0x7de) te verwijderen, die op natuurlijke wijze op het silicium is gevormd. Deze natuurlijke laag wordt bij kamerterrperatuur gevormd en de dikte ervan hangt af van de omgevingsomstandigheden , zoals vochtigheid en luchttemperatuur in de ruimte. De dikte ervan kan met veranderingen in de weersomstandigheden en 20 ook t.g.v. atmosferische verontreiniging sterk variëren.
Volgens de uitvinding is het, om een gewenste verhoging van de doorslagspanning te verkrijgen, in een betrouwbaar fabricageproces noodzakelijk, steeds dergelijke qp. natuurlijke wijze gevormde lagen te verwijderen, zodat het een blootgelegd oppervlak is, dat wordt onder-25 worpen aan de chemische amzettingsbehandeling bij een boven kamertemperatuur gelegen temperatuur, cm de isolerende laag met de gewenste eigenschappen te vormen. Daarom moet in deze gehele aanvrage en in het bijzonder in.de conclusies de fabricagestap voor het blootleggen van het halfgeleideroppervlak bij een werkwijze volgens de uitvinding worden ook 30 cpgevat als ook de verwijdering van elke eventueel op natuurlijke wijze qp genoemd oppervlak gedurende de behandeling of de opslag van het halfgeleiderlichaam gevormde isolerende laag te omvatten, daar een dergelijke laag niet een laag is, die opzettelijk is gevormd, door het lichaam aan een chemische omzettingsbehandeling te onderwerpen bij een boven ka-35 mertemepratuur gelegen temperatuur.
Een laag van isolerend materiaal, die op het oppervlak van een halfgeleiderlichaam uit het halfgeleidermateriaal van het lichaam is gevormd door een omzettingsbehandeling is in de halfgeleiderinrichtings- 8101018 & * HJB 32.700 5 techniek bekend onder de aanduiding "generieke laag". De laag van isolerend materiaal, die volgens de uitvinding wordt gevormd, is over het algemeen tenminste 10 £ dik, maar minder dan 100 £ (10 2^um) dik. Er bestaan verscheidene bekende typen anzettingsbëhandelingen, die kunnen wor-5 den gebruikt voor het vormen van dergelijke dunne generieke lagen bij boven kamertemperatuur gelegen temperaturen, waarbij vooral oxidatie wordt toegepast. De behandeling kan zowel volledig los van de andere stappen in de werkwijze als eventueel in ccmbinatie met één daarvan worden uitgevoerd. Zo kan bijv. nadat het halfgeleiderlichaam in een reactor is aan-10 gébracht voor het neerslaan van het half isolerende materiaal, eerst een oxiderende gasstroon warden dóórgeleid voor het vormen van de generieke laag (in dit geval een oxydelaag) (¾) het verhitte lichaam, voordat andere gassen voor het neerslaan van het halfisolerende materiaal warden toegevoerd. De generieke laag kan ook op eenvoudige wijze worden gevormd, 15 wanneer, als onderdeel van de behandeling voor het blootleggen van het halfgeleidercppervlak, het genoemde oppervlak wordt blootgesteld aan een reinigingsvloeistof bij een temperatuur boven kamertemperatuur, waarbij deze vloeistof een oplossing is, die salpeterzuur of een waterstofperoxide bevat, die allebei een oxydatiebehandeling teweeg brengen. Een afzon-20 derlijke oxydatiebehandeling kan echter worden toegepast, waarbij het blootgelegde halfgeleideroppervlak wordt blootgesteld aan droge zuurstof bij een verhoogde temperatuur beneden 500°C; de kwaliteit en de dikte van de zo gevormde generieke oxydelaag kunnen nauwkeurig geregeld warden, door de zuurstofdruk en de oxydatietenperatuur en -tijd te regelen.
25 De uitvinding wordt hierna aan de hand van de bijgaande sche matische tekeningen nader toegelicht, waarin:
Figuren 1 en 2 dwarsdoorsneden tonen van een deel van het lichaam van een halfgeleider inrichting tijdens verschillende vervaardi-gingsstappen van een werkwijze volgens de uitvinding; 30 Fig. 3 een dwarsdoorsnede weergeeft van een vergroot gedeel te van het in Figuren 1 en 2 getoonde deel van het lichaam, waarbij een deel van de uiteindelijke structuur van de met de werkwijze volgens de uitvinding vervaardigde inrichting wordt geïllustreerd;
Fig. 4 een dwarsdoorsnede toont van een deel van een ander 35 lichaam van een halfgeleider inrichting in een vervaardigingsstadium van een andere werkwijze volgens de uitvinding;
Fig. 5 een dwarsdoorsnede weergeeft van een vergroot deel van het in Fig. 4 getoonde deel van het lichaam, waarbij een deel van de uit- 8101018 EHB 32.700 6 * ΐ>
J I
eindelijke structuur van de volgens de uitvinding vervaardigde inrichting wordt geïllustreerd?
Fig. 6 een grafiek is van de doorslagspanning νβ in volt, uitgezet tegen de soortelijke weerstand p in Λ.αη van het halfgeleiderlichaam, 5 waarbij het effect van de uitvoering van een oxyderende reinigingsbehan-deling volgens de uitvinding wordt geïllustreerd?
Fig. 7 een grafiek is van de oxydatietemperatuur T in °C, uitgezet tegen de soortelijke weerstand/jinn.an van het halfgeleiderlichaam, waarbij het effect van de groei van oxyde op de doorslagspanning wordt ge-10 illustreerd, en
Fig. 8 een grafiek is van de oxydatieterrperatuur T in 9C, uitgezet tegen de opgeslagen lading Q t.g.v. minderheidsladingsdragers in 9 microcoulombs, waarbij het effect van oxydegroei op de "getter"-eigenschappen wordt geïllustreerd.
15 Er wordt opgemerkt, dat de Figuren 1 tot 5 niet op schaal zijn getekend en dat de onderlinge afmetingen en verhoudingen van enkele delen van deze figuren duidelijkheidshalve vergroot of verkleind zijn weerge- 4 geven. Zo kan bijv. het p-t—type gebied 3 in het halfgeleiderlichaam 10 2 maal zo dik zijn als de oxydelaag 10 en 10 maal zo dik als de halfisole-20 rende laag 7. De horizontale afmetingen zijn op gelijke wijze afwijkend weergegeven. In de verschillende figuren zijn dezelfde referentiecijfers gebruikt, on niet alleen dezelfde delen van dezelfde inrichting, maar ook soortgelijke delen van verschillende inrichtingen aan te geven.
Tevens wordt opgemerkt, dat Figuren 1 tot 5 delen van het half-25 geleiderlichaam voor êên halfgeleiderinrichting weergeven, terwijl in de praktijk vele halfgeleiderinrichtingen tegelijkertijd in eenzelfde halfge-leiderplaatje worden gevormd, door de fabricagestappen in alle gebieden van de halfgeleiderinrichtingen. uit te voeren en daarna tenslotte het bewerkte plaatje in afzonderlijke lichamen voor elke halfgeleiderinrichting 30 te verdelen.
De uitvoeringsvorm volgens Figuren 1 tot 3 heeft betrekking op een Mesa-halfgeleiderinrichting met een êênkristallijn siliciumhalfgelei-derlichaam 1 (zie Fig. 3) met een nagenoeg vlakke pn-overgang 2, die wordt gevormd door een p-type gebied 3, dat is aangebracht in een n-type deel 4 35 van het lichaam, waarbij deze overgang eindigt aan de zijwand 5 van een Mesa-deel van een niet-planair oppervlak 6 van het lichaam 1. De pn-overgang 2 is in tenminste één bedrijfstoestand van de inrichting in de keer-richting voorgespannen. Zoals hierna meer in detail zal worden besproken, 8101018 , !> <* EHB 32.700 7 kan de pn-overgang 2 bijv. de gelijkrichtende overgang van een gelijk-richtende vermogensdiode of de basis-/collectorovergang van een vermogens-transistor of bijv. één van de p-n overgangen van een thyristor zijn.
Een passiverende laag 7 van half isolerend materiaal bevindt 5 zich cp het oppervlak 6 tenminste ter plaatse waar de overgang 2 eindigt.
In deze uitvoeringsvorm wordt de laag 7 bedekt met een isolerende laag 8 van bijv. glas.
Volgens de uitvinding ligt de half isolerende laag 7 op een laag 10 van isolerend materiaal, die is gevormd op het oppervlak 6 met 10 behulp van een chemische cmzettingsbehandeling bij een boven kamertemperatuur gelegen temperatuur. In dit voorbeeld is de laag 10 een generieke oxydelaag. Deze oxydelaag 10 heeft een praktisch gelijkmatige dikte, die klein genoeg is, cm geleiding tussen de half isolerende laag 7 ei het half-geleiderlichaam 1 mogelijk te maken, zoals is aangegeven met de pijlen 11, 15 maar groot genoeg is, cm de genoemde geleiding zodanig te verminderen, dat de dikte van een uitputtingslaag 12 behorende bij de in de keerrich-ting voorgespannen overgang 2 langs het oppervlak 6 toeneemt. In Fig. 3 is de rand van de uitputtingslaag 12 met streeplijnen aangegeven. De streep-puntlijn 14 geeft de verminderde dikte van de uitputtingslaag langs 20 het oppervlak van het gebied 4 aan, die zou zijn opgetreden bij afwezigheid van de oxydelaag 10.
Zoals in de uitvoeringsvorm volgens Fig. 3 is weergegeven, wordt het p-type gebied 3 via een venster in de lagen 7, 8, 10 door een electrode 13 gecontacteerd, die bijv. uit aluminium kan bestaan. Het li-25 chaaam 1 bevat nabij zijn tegenoverliggend hoofdoppervlak 16 een halfge-leidergebied 9, dat is gemetalliseerd, cm een electrode 19 te vormen. In geval van een gelijkrichtende diode is het n-type gebied 4 typisch een substraat met hoge soortelijke weerstand, waarin hoger gedoteerde p- en n-type gebieden 3 resp. 9 zijn gevormd door diffusie van een doterings-30 middel, waarbij de electroden 13 en 19 de anode resp. de katode vormen.
In geval van een vermogens trans is tor is het gebied 4 typisch een epitaxiale laag, die is neergeslagen op een hoog gedoteerd substraat 9 van hetzelfde geleidingstype, die tesamen het collectorgebied van de transistor vormen. Het gebied 3 van het tegengestelde geleidingstype vormt 35 dan het basisgebied van de transistor met een basis-electrode 13, zodat de pn-overgang 2 de collector-basisovergang is. Tenminste één emitterge-bied van hetzelfde geleidingstype als het gebied 4 is plaatselijk in het basisgebied 3 aangebracht (binnen een gedeelte van het Mesa-deel, dat in 8101018 PHB 32.700 8
-* V
k t /
Fig. 3 niet is weergegeven) en heeft een emitter-eléktrode (ook niet weergegeven in Fig. 3). Deze emitter- en basis-electroden hebben afzonderlijke contactvensters in een isolerende laag qp het bovenvlak van het Mesa-deel.
5 Zoals hierboven vermeld, ten echter de volgens de uitvinding gepassiveerde pn-overgang 2 ook een gelijkrichtende overgang van een thyristor zijn. In dit geval wordt de structuur volgens Fig. 3 enigszins gewijzigd. Het gebied 4 is typisch een n-type substraat met hoge soortelijke weerstand, waarin hoger gedoteerde gebieden 3 en 9 zijn gevormd door 10 diffusie van hetzelfde (dezelfde) acceptor-doteringsmiddel(en) in dezelfde diffusiestap. Zo zijn in dit geval de gebieden 3 en 9 van hetzelfde ge-leidingstype (het p-type). Behalve wanneer de thyristor een triac (dus een in twee'richtingen werkende inrichting) is, vormt het p-type gebied 9 met zijn electrode 19 nu de anode van de thyristor. Een door een n-type T5' emittergebied gevormde katode is plaatselijk in het p-type gebied 3 aangebracht op gelijke wijze als het hierboven beschreven emittergebied van een vermogenstransistor. Wanneer de thyristor een triac is, is een extra n-type emittergebied aangebracht in het p-type gebied 9 nabij het oppervlak 16 en via de electrode 19 met het gebied 9 kortgesloten.
20 In elk geval van een thyristor moet ook het einddeel van de pn-overgang tussen het n-type gebied 4 en het p-type gebied 9 worden ge-passiveerd. Dit kan worden bereikt door het Mesa-etsen van het oppervlak 16 van het lichaam 1, zodanig, dat deze pn-overgang onder de passiverings-laag aan de zijwand van de resulterende Mesa eindigt, zoals bijv. in Fi-25 guren 1 of 3 van het Britse octrooischrift (GB) 1294184 A is getoond. Bij voorkeur bevat de voor de overgang tussen de gebieden 4 en 9 gebruikte passiveringslaag ook een isolerende laag qp een laag van half isolerend materiaal of een dun oxydelaagje met eigenschappen gelijk aan die van de lagen 7, 8 en 10. De pn-overgang tussen de gebieden 4 en 9 kan echter ook 30 onder de passiveringslaag 7,8,10 aan het bovenvlak 6 van het thyristor-lichaam eindigen, door een diepe diffusie in gegroefde structuren toe te passen, zoals beschreven in bijv. de Britse octrooischriften (GB) 1536545 A (PHB 32495), (GB) 1499845 A (PHB 32496) en (GB) 1314267 A.
De inrichting volgens Fig. 3 wordt op de navolgende wijze ver-35 vaardigd, uitgaande van een siliciumplaatje, waarin het n-type gebied 4 nabij zijn vlakke bovenvlak ligt. Zoals zojuist werd beschreven, zal de aard van het gebied 4 variëren, al naargelang het type te fabriceren inrichting. Een acceptordoteringsmiddel wordt eerst vanuit het gehele vlak- 8101018 ΕΉΒ 32.700 9 * <·> ke bovenvlak van het plaatje gediffundeerd, cm een p-type laag 3 te vormen, die grenst aan het oppervlak en een vlakke pn-overgang 2 vormt, die zich lateraal over het gehele plaatje uitstrekt (zie Fig. 1).
Een voor een etsmiddel maskerend laagpatroon 20 van bijv. si-5 liciumoxyde wordt daarna op de p-type laag 3 aangebracht, cm gebieden te maskeren, waar de Mesa-delen gevormd moeten worden. Vervolgens wordt onder toepassing van een bekende etsmiddelcplossing (bijv. een mengsel van azijnzuur, slapeterzuur en fluorwaterstofzuur) het blootgelegde silicium aan het bovenvlak van het plaatje weggeëtst over een diepte, die groter 10 is dan de diepte van de p-type laag 3. Op deze wijze worden de tot Mesa-delen beperkte p-type gebieden gevormd en de resterende delen van de pn-overgang eindigen aan de blootgelegde zijwanden 5 van de Mesa-delen. De delen van het oorspronkelijke oppervlak en de oorspronkelijke overgang, die worden weggeëtst, zijn in Fig. 1 met streeplijnen aangegeven.
15 Het niet-planaire oppervlak 6, dat door deze Mesa-etsbehande- ling is gevormd, is blootgelegd, behalve waar het is bedekt met het maskerende laagpatroon 20. Het laagpatroon 20 wordt daarna bijv. door etsen met fluorwaterstof verwijderd. Deze etsstap zorgt er tevens voor, dat het natuurlijke oxyde, dat eventueel op het blootgelegde siliciumopper-20 vlak na de Mesa-etsstap, bijv. tengevolge van omstandigheden, waaronder het aan de Mesa-etsbehandeling onderworpen plaatje kan zijn opgeslagen, is gevormd, wrdt verwijderd.
Een oxydatiebehandeling bij een boven kamertemperatuur gelegen temperatuur wordt nu uitgevoerd, cm op controleerbare wijze de gene-25 riëke laag 10 op het blootgelegde halfgeleideroppervlak 6 te groeien. Een oxyderende reinigingsbehandeling kan hiertoe worden gebruikt, bijv. door het plaatje onder te danpelen in een bad bevattende een reinigingsvloei-stof, zoals een oplossing bevattenden waterstofperoxide of een kokende slapeterzuuroplossing. In geval van waterstofperoxide zijn geschikte voor-30 waarden bijv. een blootstelling gedurende 15 minuten aan een oplossing van 1 volumedeel waterstofperoxide en 1 volumedeel geconcentreerde ammo-niakoplossing (of chloorwaterstofzuur) in 5 volumedelen water bij 80°C.
In geval van salpeterzuur zijn geschikte voorwaarden bijv. een blootstelling gedurende 15 minuten aan een oplossing van geconcentreerd salpeter-35 zuur bij 80°C. De resulterende oxydelaag 10 is van aanvaardbare kwaliteit en heeft een nagenoeg gelijkmatige dikte, die geschat wordt op ongeveer 15 § (Q,0015^um). Deze zeer dunne oxydelaag is dun genoeg, cm geleiding (bijv. door het tunnelen van ladingsdragers) tussen het siliciumlichaam 1 8101018 PUB 32.700 10 * % t * en de aan te brengen half isolerende laag 7 mogelijk te maken, maar is dik genoeg, on een barrière te vormen, die deze geleiding vermindert, waardoor wordt bevorderd, dat stroom langs de laag 7 vloeit, met de hierboven beschreven voordelen.
5 In plaats van een oxydatiereinigingsbehandeling kan ook een oxydatiebehandeling worden toegepast, waarbij het blootgelegde siliciumoppervlak 6 wordt blootgesteld aan droge zuurstof bij een temperatuur tussen 300 en 500 °C. Bij deze behandeling kan het siliciumplaatje 6f in een reactor, die dan moet worden gebruikt voor het neerslaan van het half-10 isolerende materiaal, óf in een afzonderlijke oxydatieoven zijn aangebracht. Bij deze thermische oxydatiebehandeling bij lage temperatuur is het gemakkelijker, de oxydegroei te regelen en daardoor osydelagen van goede kwaliteit met reproduceerbare eigenschappen te vormen. Geschikte voorwaarden zijn bijv. een blootstelling bij 350°C aan een gasstrocm van t5 droge zuurstof bij atmosferische druk gedurende 30 minuten. De resulterende dikte van de oxydelaag wordt geschat qp iets meer dan 10 8 (0,001^um).
Direkt na het vormen en het af spoelen van de oxydelaag 10 wordt het halfisolerende materiaal neergeslagen voor het vormen van de passi- 20 verende laag 7, zoals weergegeven In Fig. 2. Het materiaal van de laag 7 wordt over het algemeen zodanig gekozen, dat het een soortelijke weer- 7 10 stand tussen ongeveer 10 en 10 -Λ,αη bezit. Diverse materialen kunnen worden toegepast, bijv. een chalcogenidemateriaal ov met zuurstof gedoteerd polykristallijn silicium.
25 Geschikte chacogenidematerialen voor de laag 7 zijn beschreven in het artikel van Smeets et al in "Journal of Electrochemical Society", "Solid-state Science and'Technology", September 1977, pag. 1458 en 1459.
De vorming van met zuurstof gedoteerd polykristallijn silicium is bijv. beschreven in het Britse octrooischrift (GB) 1496814 A; het zuurstofge-30 ' halte van een dergelijke polykristallijne laag voor de laag 7 ligt over het algemeen tussen 10 en 40 at.% en is bijv. ongeveer 20 at.%. In bepaalde gevallen kan het zelfs gewenst zijn, bijv. ongedoteerd amorf of polykristallijn silicium voor de laag 7' te gebruiken. Polykristallijn silicium (ongedoteerd) kan een soortelijke weerstand bezitten van ongeveer 6 ·* 35 10 .Λ.αη. Een voordeel van het aanbrengen van een oxydelaag 10 volgens de uitvinding is echter, dat halfisolerende lagen 7 met hoge soortelijke weerstand kunnen warden gébruikt, waardoor de lekstroom wordt verlaagd, terwijl nog steeds een grote uitbreiding van de uitputtingslaag wordt 8101018 . · 5- -+ FHB 32.700 11 verkregen.
Een dikke laag van passiverend glas 8 wordt daarna op bekende wijze cp de half isolerende laag 7 gevormd, cm de laag 7 te beschermen tegen vocht en andere verontreinigingen en daardoor de passivering van 5 het halfgeleidercpeervlak 6 te vergroten. Het plaatje wordt vervolgens aan verdere bewerkingen onderworpen, bijv. cm contactvensters en elec-troden aan te brengen, waarna het zo wordt onderverdeeld, dat afzonderlijke lichamen 1 voor elke halfgeleiderinrichting worden gevormd.
Het zal duidelijk zijn, dat binnen het kader van de uitvin-10 ding vele varianten mogelijk zijn. In de variant volgens Fig. 5 is de halfisolerende laag 7 bedekt met een s iliciumoxydelaag 17 en vervolgens met een siliciumnitridelaag 18 in plaats van de glaslaag 8. Fig. 5 toont tevens de toepassing van de onderhavige uitvinding op een zogenaamde plenaire inrichting, waarbij het lichaam 1 van de inrichting een nagenoeg 15 vlak oppervlak 6 bezit, waaraan de pn-overgang 2 eindigt. Aan en voorbij het einddeel van de pn-overgang 2 wordt dit oppervlak 6 gepassiveerd door de halfisolerende laag 7 op een dunne oxydelaag 10, evenals in de voorafgaande uitvoeringsvorm. In dit geval wordt het siliciumoppervlak 6 niet blootgelegd door Mesa-etsen in het silicium, maar door het verwijde-20 ren van bij diffusie van doteringsmiddelen behorende isolerende lagen en glaslagen van het oorspronkelijke oppervlak van het plaatje.
Zo wordt in deze uitvoeringsvorm, zoals in Fig. 4 is weergegeven, een isolerend laagpatroon 30 aangebracht cp het n-type gebied 4 van het plaatje om op békende wijze de diffusie van (een) acceptordoterings-25 middel (en) in hét oppervlak 6 van het plaatje voor het vormen van het p-type gebied 3 en angevende p-type ringen 33 en 34 te lokaliseren. Dergelijke ringen, die zijn beschreven in bijv. het Amerikaanse octrooischrift (US) 3391287 en in het genoemde artikel door Matsushita et al, dienen voor het regelen van de uitbreiding van de uitputtingslaag 12. Hoewel dit 30 in Fig. 4 niet is weergegeven, wordt dikwijls gedurende de diffusiebe-handeling een glaslaag gevormd ter plaatse van de vensters in de laag 30.
Na deze p-type diffusie voor het vormen van de pn-overgangen worden de laag 30 en de glaslaag verwijderd, door cp bekende wijze zodanig te etsen, dat het siliciumooppervlak 6 opnieuw wordt blootgelegd. Het opper-35 vlak 6 kan daarna, evenals in de voorafgaande uitvoeringsvorm, worden geoxydeerd en worden voorzien van de verdere passiveringslagen 7, 17 en 18.
In plaats van een oxydatiébéhandeling toe te passen, kan de 8101018 PHB 32.700 12 f *t , b generieke laag 10 uit een ander isolerend materiaal, bijv. siliciumni-tride, bestaan, dat wordt gevormd door het nitreren van het siliciumoppervlak 6 bij een verhoogde temperatuur. Het zal verder duidelijk zijn, dat de geleidingstypen van alle gebieden van de inrichtingen volgens Fi-5 guren 3 en 5 kunnen worden omgekeerd.
Fig. 6 toont een grafiek, waarin de toename van de doorslag-spanning νβ (in volt) als gevolg van de vorming van een oxydelaag 10 wordt geïllustreerd, waarbij een oxiderende reinigingsbehandeling wordt toegepast voor gelijkrichtende dioden met een aan die volgens Fig. 3 ge-10 lijke structuur. Op de horizontale as van de grafiek is de soortelijke weerstand van het n-type gebied in _Q..cm uitgezet. De gebieden 3 en 9 20 hadden respectievelijke doteringsconcentraties van ongeveer 10 atomen/ 3 cm aan de oppervlakken 6 en 16. De diktes van de gebieden 3, 4 en 9 waren resp. ongeveer 45, 105 en 60^um, terwijl de hoogte van de Mesa onge-15 veer 70^um bedroeg. De diktes van de glaslaag 8 en de half isolerende laag 7 waren resp. ongeveer 20^um en 0,5yum. De lijnen A(1) en A(2) hebben betrekking op een half isolerende laag 7 met een soortelijke weerstand 8 van ongeveer 2.10 Λ.cm bij kamer temperatuur, terwijl de lijnen B(1) en 9 ^ B(2) betrekking hebben qp een soortelijke weerstand van ongeveer 10 Λ.ση 20 voor de laag 7. De dioden met doorslagspanningen aangegeven met de lijnen A(1) en B(1) bezaten geen oxydelaag 10 tussen de half isolerende laag 7 en het siliciumoppervlak 6? de laag 7 werd direct qp het blootgelegde oppervlak 6 neergeslagen na reiniging in fluórwaterstofzuur, zodat deze dioden A(1) en B(1) niet binnen het kader van de uitvinding vallen. De met de 25 lijnen A(2) en B(2) overeenkomende dioden waren inrichtingen volgens de uitvinding en bevatten een dunne oxydelaag aan het grensvlak tussen de laag 7 en het oppervlak 6. De oxydelaag 10 werd gevormd, door het blootgelegde oppervlak 6 bloot te stellen aan een oxyderende reinigingsoplos-sing van de hierboven beschreven soort, en de dikte ervan werd geschat 30 op ongeveer 15 8 (0,0015^um). Zo werd, zoals blijkt uit Fig. 6, door het aanbrengen van dit oxydegrensvlak de doorslagspanning νβ van de dioden verhoogd met ongeveer 400 V of meer.
De grafiek volgens Fig. 7 heeft betrekking op soortgelijke gelijkrichtende dioden als die overeenkomend met de lijnen A(2) en B(2) 35 volgens Fig. 6, maar in dit geval werd de oxydelaag 10 gevormd, door het blootgelegde oppervlak 6 gedurende 30 minuten bloot te stellen aan droge zuurstof bij een temperatuur, die op de vertikale as van de grafiek is uitgezet (T in 0C) en die in het bereik van ongeveer 250°C tot 500eC ligt.
8101018 EHB 32.700 13 ft
Ook hier is op de horizontale as de soortelijke weerstand van het gebied 4 uitgezet. De verschillende lijnen (750 V tot 1000 V) van de grafiek geven de doorslagspanning VB voor dioden met verschillende diktes voor de oxydelaag 10, bepaald door de oxydatietemperatuur T, weer. Zoals uit 5 de grafiek is te zien, neemt de doorslagspanning νβ toe bij toenemende dikte van de oxydelaag 10 (toenemende oxydatietsnperatuur T). De dikte van het oxyde (en dus de oxydatietemperatuur gedurende een bepaalde oxy-datietijd) mag echter niet zo groot worden gekozen, dat de geleiding tussen de half isolerende laag 7 en het halfgeleideroppervlak 6 tot een zeer 10 laag niveau wordt verminderd, daar de voordelen van het gébruik van een pass iveringslaag van half isolerend materiaal dan verloren gaan en de uit-puttingslaag 12 zich zelfs zo ver uitbreidt, dat deze de rand van het lichaam 1 bereikt. Dit is van groot belang, omdat de soortelijke weerstand van de laag 7 over het algemeen afneemt bij toenemende werktempe-15 ratuur van de inrichting. Zo moet de dikte van de laag 10 zodanig worden gekozen, dat een evenwicht wordt bewaard tussen de langs de laag 7 vloeiende stroom en de stroom, die tussen de laag 7 en het oppervlak 6 vloeit, zodat de uitputtingslaag 12 tijdens de werking van de inrichting niet de rand van het lichaam bereikt. Een laag 10, die wordt gevormd door oxyda-20 tie in droge zuurstof gedurende 30 minuten bij 350°C, is geschikt voor een inrichting met een soortelijke weerstand van de n-type basis van 40Λ.cm en een werktemperatuur aan de overgang van 150°C.
Een dergelijke dikte van de oxydelaag 10 is ook voldoende, cm het getteren door de half isolerende laag 7 van goud en andere de le- 25 vensduur beëindigende centra die in het n-type basisgebied 4 aanwezig kunnen zijn voor het verminderen van effecten van de opslag van minder- heidsladingsdragers, aanzienlijk te verminderen. Fig. 8 toont een grafiek, waarin de cpgeslagen hoeveelheid minderheidsladingsdragers Q in micro- s coulombs wordt uitgezet tegen oxidatietatperatuur T in ° C voor een derge-30 lijke goud bevattende inrichting. De grootte van Q is een maat voor de uit het gebied 4 gecollecteerde lading, wanneer de in de voorwaartsrich-ting voorgespannen overgang 2 plotseling in de keerrichting wordt voorgespannen; deze grootte wordt op een aan de vakman bekende wijze verkregen. De krcnme volgens Fig. 8 geeft het resultaat weer, dat wordt ver-35 kregen, wanneer een daarop volgende warmtebehandeling (bijv. bij een temperatuur van 760°C) wordt uitgevoerd, die kan bewerkstelligen, dat het half isolerende materiaal van de laag 7 enkele van de de levensduur beëindigende centra in het gebied 4 gettert. Deze warmtebehandeling kan 8101018 1 1 PHB 32.700 14 bijv. worden uitgevoerd bij de uitstooktemperatuur voor de glaslaag 8.
Uit Fig. 8 is te zien, dat voor de speciale gemeten inrichtingen de hoeveelheid in het gebied 4 opgeslagen minderheidsladingsdragers toeneemt, wanneer de dikte van de oxydelaag 10 af neemt vanaf de dikte overeenkomen-5 de met een oxydatietemperatuur T van 350eC. Zo blijkt, dat de laag 10 als een barrière werkt voor het getteren van de levensduur beëindigende centra door de laag 7, vooral wanneer de laag 10 werd gevormd met een dikte overeenkomende met een oxydatieteirperatuur van 350°C of hoger.
10 15 20 25 30 35 8101018
Claims (6)
1. Werkwijze voor het vervaardigen van een halfgeleider inrichting met een pn-overgang die aan een oppervlak van het halfgeleiderlichaam eindigt en in tenminste één bedrijfstoestand van de inrichting in de keerrichting is voorgespannen waarbij, althans ter plaatse waar de pn- 5 overgang aan het oppervlak eindigt het oppervlak wordt blootgelegd en voorzien van een passiverende laag van half isolerend materiaal met het kenmerk, dat, voordat het half isolerend materiaal wordt aangebracht, een cmzettingsbehandeling wordt uitgevoerd bij een temperatuur boven kamertemperatuur, waarbij ter plaatse van het blootgelegde oppervlak het raate-10 riaal van het halfgeleiderlichaam chemisch wordt omgezet in een laag isolerend materiaal waarop het halfisolerend materiaal wordt aangebracht, waarbij de cmzettingsbehandeling wordt voortgezet totdat de laag een dikte heeft, die klein genoeg is cm geleiding tussen de passiverende laag en het halfgeleiderlichaam mogelijk te maken en groot genoeg is om de ge-15 noemde geleiding zodanig laag te houden dat de dikte van de uitputtings-laag behorend bij de in keerrichting voorgespannen pn-overgang langs het oppervlak toeneemt.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat de laag van isolerend materiaal minder dan 100 δ (0,01^um) dik is.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk, dat de cmzettingsbehandeling een oxydatiebehandeling is, met behulp waarvan het genoemde blootgelegde halfgeleideroppervlak wordt geoxideerd, om een oxydelaag als laag van isolerend materiaal te vormen.
4. Werkwijze volgens conclusie 3, met het kenmerk, dat de oxyda-25 tiebehandeling daarin bestaat, dat het blootgelegde halfgeleideroppervlak wordt blootgesteld aan droge zuurstof bij een temperatuur tussen 300“C en 500eC.
5. Werkwijze volgens conclusie 3, met het kenmerk, dat als onderdeel van de behandeling voor het blootleggen van het halfgeleideropper- 30 vlak het genoemde oppervlak wordt blootgesteld aan een vloeistof, waarmee het halfgeleideroppervlak wordt geoxideerd voor het vonten van de genoemde oxydelaag.
6. Halfgeleiderinrichting, die door toepassing van een werkwijze volgens één of meer van de voorafgaande conclusies is vervaardigd. 35 8101018
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8007853A GB2071411B (en) | 1980-03-07 | 1980-03-07 | Passivating p-n junction devices |
| GB8007853 | 1980-03-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8101018A true NL8101018A (nl) | 1981-10-01 |
Family
ID=10511944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8101018A NL8101018A (nl) | 1980-03-07 | 1981-03-03 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting en met behulp van deze werkwijze vervaardigde halfgeleiderinrichting. |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4375125A (nl) |
| JP (1) | JPS56140671A (nl) |
| CA (1) | CA1165013A (nl) |
| DE (1) | DE3108335A1 (nl) |
| FR (1) | FR2477771A1 (nl) |
| GB (1) | GB2071411B (nl) |
| IT (1) | IT1137408B (nl) |
| NL (1) | NL8101018A (nl) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4420765A (en) * | 1981-05-29 | 1983-12-13 | Rca Corporation | Multi-layer passivant system |
| US4474623A (en) * | 1982-04-26 | 1984-10-02 | Raytheon Company | Method of passivating a semiconductor body |
| JPS6124240A (ja) * | 1984-07-13 | 1986-02-01 | Toshiba Corp | 半導体基板 |
| US4804490A (en) * | 1987-10-13 | 1989-02-14 | Energy Conversion Devices, Inc. | Method of fabricating stabilized threshold switching material |
| US5189508A (en) * | 1988-03-30 | 1993-02-23 | Nippon Steel Corporation | Silicon wafer excelling in gettering ability and method for production thereof |
| GB2238427A (en) * | 1989-11-24 | 1991-05-29 | Philips Electronic Associated | Thin film diode devices and active matrix addressed display devices incorporating such |
| US5030295A (en) * | 1990-02-12 | 1991-07-09 | Electric Power Research Institut | Radiation resistant passivation of silicon solar cells |
| US5602056A (en) * | 1990-03-05 | 1997-02-11 | Vlsi Technology, Inc. | Method for forming reliable MOS devices using silicon rich plasma oxide film |
| US5763937A (en) * | 1990-03-05 | 1998-06-09 | Vlsi Technology, Inc. | Device reliability of MOS devices using silicon rich plasma oxide films |
| US5374833A (en) * | 1990-03-05 | 1994-12-20 | Vlsi Technology, Inc. | Structure for suppression of field inversion caused by charge build-up in the dielectric |
| DE4304849C2 (de) * | 1992-02-21 | 2000-01-27 | Mitsubishi Electric Corp | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung |
| US5589422A (en) * | 1993-01-15 | 1996-12-31 | Intel Corporation | Controlled, gas phase process for removal of trace metal contamination and for removal of a semiconductor layer |
| DE4308624A1 (de) * | 1993-03-18 | 1994-09-22 | Abb Management Ag | MOS-gesteuertes Leistungshalbleiterbauelement |
| WO1995032524A1 (en) * | 1994-05-24 | 1995-11-30 | Abb Research Ltd. | Semiconductor device in silicon carbide with passivated surface |
| SE9500013D0 (sv) * | 1995-01-03 | 1995-01-03 | Abb Research Ltd | Semiconductor device having a passivation layer |
| US5967795A (en) * | 1995-08-30 | 1999-10-19 | Asea Brown Boveri Ab | SiC semiconductor device comprising a pn junction with a voltage absorbing edge |
| US5677562A (en) * | 1996-05-14 | 1997-10-14 | General Instrument Corporation Of Delaware | Planar P-N junction semiconductor structure with multilayer passivation |
| US6090726A (en) * | 1996-07-05 | 2000-07-18 | National Science Council | Pretreatment method of a silicon wafer using nitric acid |
| US5763905A (en) * | 1996-07-09 | 1998-06-09 | Abb Research Ltd. | Semiconductor device having a passivation layer |
| US6033974A (en) * | 1997-05-12 | 2000-03-07 | Silicon Genesis Corporation | Method for controlled cleaving process |
| US6245161B1 (en) | 1997-05-12 | 2001-06-12 | Silicon Genesis Corporation | Economical silicon-on-silicon hybrid wafer assembly |
| US20070122997A1 (en) * | 1998-02-19 | 2007-05-31 | Silicon Genesis Corporation | Controlled process and resulting device |
| US5932894A (en) * | 1997-06-26 | 1999-08-03 | Abb Research Ltd. | SiC semiconductor device comprising a pn junction |
| US6548382B1 (en) * | 1997-07-18 | 2003-04-15 | Silicon Genesis Corporation | Gettering technique for wafers made using a controlled cleaving process |
| US6500732B1 (en) | 1999-08-10 | 2002-12-31 | Silicon Genesis Corporation | Cleaving process to fabricate multilayered substrates using low implantation doses |
| AU6905000A (en) * | 1999-08-10 | 2001-03-05 | Silicon Genesis Corporation | A cleaving process to fabricate multilayered substrates using low implantation doses |
| US6263941B1 (en) | 1999-08-10 | 2001-07-24 | Silicon Genesis Corporation | Nozzle for cleaving substrates |
| US6544862B1 (en) | 2000-01-14 | 2003-04-08 | Silicon Genesis Corporation | Particle distribution method and resulting structure for a layer transfer process |
| JP2002190582A (ja) * | 2000-12-21 | 2002-07-05 | Mitsubishi Electric Corp | 半導体メモリ及びその製造方法 |
| GB0103715D0 (en) | 2001-02-15 | 2001-04-04 | Koninkl Philips Electronics Nv | Semicondutor devices and their peripheral termination |
| US6955940B2 (en) * | 2001-08-29 | 2005-10-18 | Micron Technology, Inc. | Method of forming chalcogenide comprising devices |
| US7354815B2 (en) * | 2003-11-18 | 2008-04-08 | Silicon Genesis Corporation | Method for fabricating semiconductor devices using strained silicon bearing material |
| US9362439B2 (en) | 2008-05-07 | 2016-06-07 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled shear region |
| US8993410B2 (en) | 2006-09-08 | 2015-03-31 | Silicon Genesis Corporation | Substrate cleaving under controlled stress conditions |
| US7811900B2 (en) * | 2006-09-08 | 2010-10-12 | Silicon Genesis Corporation | Method and structure for fabricating solar cells using a thick layer transfer process |
| US8293619B2 (en) | 2008-08-28 | 2012-10-23 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled propagation |
| US8330126B2 (en) * | 2008-08-25 | 2012-12-11 | Silicon Genesis Corporation | Race track configuration and method for wafering silicon solar substrates |
| JP5195186B2 (ja) * | 2008-09-05 | 2013-05-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US8329557B2 (en) * | 2009-05-13 | 2012-12-11 | Silicon Genesis Corporation | Techniques for forming thin films by implantation with reduced channeling |
| CN101794740A (zh) * | 2010-02-25 | 2010-08-04 | 海湾电子(山东)有限公司 | 抗高温整流芯片 |
| CN102315177B (zh) * | 2011-10-12 | 2013-01-30 | 扬州杰利半导体有限公司 | 一种耐高压钝化保护二极管芯片的加工方法 |
| NL2018309B1 (en) * | 2017-02-06 | 2018-08-28 | Lisz B V | semiconductor device having a junction |
| JP2020047718A (ja) * | 2018-09-18 | 2020-03-26 | 株式会社東芝 | 半導体装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3391287A (en) * | 1965-07-30 | 1968-07-02 | Westinghouse Electric Corp | Guard junctions for p-nu junction semiconductor devices |
| US4060827A (en) * | 1967-02-03 | 1977-11-29 | Hitachi, Ltd. | Semiconductor device and a method of making the same |
| GB1255347A (en) * | 1968-10-02 | 1971-12-01 | Hitachi Ltd | Improvements in semiconductor devices |
| US3532539A (en) * | 1968-11-04 | 1970-10-06 | Hitachi Ltd | Method for treating the surface of semiconductor devices |
| US3943621A (en) * | 1974-03-25 | 1976-03-16 | General Electric Company | Semiconductor device and method of manufacture therefor |
| JPS6022497B2 (ja) * | 1974-10-26 | 1985-06-03 | ソニー株式会社 | 半導体装置 |
| DE2452289A1 (de) * | 1974-11-04 | 1976-05-06 | Siemens Ag | Halbleiterbauelement |
| JPS51128264A (en) * | 1975-04-30 | 1976-11-09 | Sony Corp | A semiconductor device |
| US4056415A (en) * | 1975-08-04 | 1977-11-01 | International Telephone And Telegraph Corporation | Method for providing electrical isolating material in selected regions of a semiconductive material |
| JPS5275181A (en) * | 1975-12-13 | 1977-06-23 | Sony Corp | Formation of oxide film |
| FR2335951A1 (fr) * | 1975-12-19 | 1977-07-15 | Radiotechnique Compelec | Dispositif semiconducteur a surface passivee et procede d'obtention de la structure de passivation |
| JPS52108775A (en) * | 1976-03-09 | 1977-09-12 | Sony Corp | Semiconductor device |
| US4194934A (en) * | 1977-05-23 | 1980-03-25 | Varo Semiconductor, Inc. | Method of passivating a semiconductor device utilizing dual polycrystalline layers |
| DE2739762C2 (de) * | 1977-09-03 | 1982-12-02 | SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg | Verfahren zur Passivierung von Halbleiterkörpern |
-
1980
- 1980-03-07 GB GB8007853A patent/GB2071411B/en not_active Expired
-
1981
- 1981-02-26 CA CA000371855A patent/CA1165013A/en not_active Expired
- 1981-03-03 NL NL8101018A patent/NL8101018A/nl not_active Application Discontinuation
- 1981-03-04 IT IT20132/81A patent/IT1137408B/it active
- 1981-03-05 DE DE3108335A patent/DE3108335A1/de not_active Withdrawn
- 1981-03-06 US US06/241,306 patent/US4375125A/en not_active Expired - Fee Related
- 1981-03-06 FR FR8104517A patent/FR2477771A1/fr active Granted
- 1981-03-06 JP JP3237881A patent/JPS56140671A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB2071411A (en) | 1981-09-16 |
| CA1165013A (en) | 1984-04-03 |
| US4375125A (en) | 1983-03-01 |
| DE3108335A1 (de) | 1982-04-08 |
| FR2477771A1 (fr) | 1981-09-11 |
| GB2071411B (en) | 1983-12-21 |
| FR2477771B1 (nl) | 1984-11-16 |
| JPS56140671A (en) | 1981-11-04 |
| IT8120132A0 (it) | 1981-03-04 |
| IT1137408B (it) | 1986-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL8101018A (nl) | Werkwijze voor het vervaardigen van een halfgeleiderinrichting en met behulp van deze werkwijze vervaardigde halfgeleiderinrichting. | |
| Okamura et al. | Slow current-drift mechanism in n-channel inversion type InP-MISFET | |
| JP2663048B2 (ja) | 電界発光シリコン構造の製造方法 | |
| US4179311A (en) | Method of stabilizing semiconductor device by converting doped poly-Si to polyoxides | |
| US4219379A (en) | Method for making a semiconductor device | |
| GB1469436A (en) | Process for producing semiconductor devices | |
| US3085033A (en) | Fabrication of semiconductor devices | |
| US3935586A (en) | Semiconductor device having a Schottky junction and method of manufacturing same | |
| US3627647A (en) | Fabrication method for semiconductor devices | |
| US3632433A (en) | Method for producing a semiconductor device | |
| US4109274A (en) | Semiconductor switching device with breakdown diode formed in the bottom of a recess | |
| US3777227A (en) | Double diffused high voltage, high current npn transistor | |
| US4146413A (en) | Method of producing a P-N junction utilizing polycrystalline silicon | |
| US3487276A (en) | Thyristor having improved operating characteristics at high temperature | |
| US3604990A (en) | Smoothly changing voltage-variable capacitor having an extendible pn junction region | |
| JP3125112B2 (ja) | 高電流密度を有するバイポーラパワー素子とファストダイオードの集積構造ならびに関連する製造プロセス | |
| US4695479A (en) | MOSFET semiconductor device and manufacturing method thereof | |
| US3376172A (en) | Method of forming a semiconductor device with a depletion area | |
| US4502898A (en) | Diffusion procedure for semiconductor compound | |
| US3769563A (en) | High speed, high voltage transistor | |
| EP0544369B1 (en) | Method for processing porous silicon to recover luminescence | |
| US3771028A (en) | High gain, low saturation transistor | |
| RU2107972C1 (ru) | Способ изготовления биполярных планарных n-p-n-транзисторов | |
| JP2932305B2 (ja) | 半導体装置の製造方法 | |
| JPH04107840U (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| A85 | Still pending on 85-01-01 | ||
| BI | The patent application has been withdrawn |