MXPA01012837A

MXPA01012837A - Aparato de transferencia de datos, sistema de transferencia de datos, y metodo de transferencia de datos con doble memoria intermedia.

Info

Publication number: MXPA01012837A
Application number: MXPA01012837A
Authority: MX
Inventors: Kaoru Yamanoue
Original assignee: Sony Computer Entertainment Inc
Priority date: 1999-06-16
Filing date: 2000-06-15
Publication date: 2002-07-30
Also published as: JP2000357150A; EP1188162B1; EP1188162A1; CN1355920A; RU2001133097A; AU5248300A; KR100653569B1; BR0011668A; KR20020015349A; WO2000077786A1; CA2374984A1; JP3671120B2; CN1165046C; TW522307B

Abstract

Cuando se transfieren datos de una unidad central de procesamiento (14) anfitrion a un procesador de sonidos (24) que reproduce sonidos musicales con base en tiempo real, la carga en la unidad central de procesamiento anfitrion (14) es reducida en gran medida. Al transferir los datos de sonidos musicales de la unidad central de procesamiento anfitrion (14) como fuente de transferencia, la unidad central de procesamiento anfitrion (14) y un controlador de acceso directo a memoria (DMAC) (44) manejan un tamano de datos de 2560 palabras que es mayor que la capacidad de almacenamiento de 256 palabras de las memorias intermedias (41, 42). Despues de la transferencia de los datos de sonidos musicales a una de las memorias intermedias (41) hasta que se llene de datos, el procesador de sonidos (24) suspende temporalmente la transferencia de datos. Cuando los datos de sonidos musicales en la otra memoria intermedia (42) son reproducidos por el procesador de sonidos (24) y la memoria intermedia (42) se vuelve vacia, el procesador de sonidos (24) establece la 20 memoria intermedia vacia (42) como memoria de destino de transferencia, cancela la suspension temporal de la transferencia de los datos, y reanuda la transferencia de los datos a la memoria intermedia vacia (42).

Description

APARATO DE TRANSFERENCIA DE DATOS, SISTEMA DE TRANSFERENCIA DE DATOS, Y MÉTODO DE TRANSFERENCIA DE DATOS CON DOBLE MEMORIA INTERMEDIA CAMPO TÉCNICO La presente invención se refiere a un aparato de transferencia de datos, a un sistema de transferencia de datos y a un método de transferencia de datos los cuales utilizan memorias intermedias para transferir datos desde una fuente de transferencia de datos a un destino de transferencia de datos. ANTECEDENTES DE LA TÉCNICA En años recientes, se ha incrementado en gran medida la capacidad de almacenaje de dispositivos de almacenaje secundario tales como CD-ROM (Discos Compactos de Memoria de Solo Lectura), discos duros, etc para el almacenaje de una gran cantidad de datos tales como datos de sonido y música. Procesadores capaces de generar datos de sonido musical altamente expresivo con base en tiempo real están disponibles para facilidad de uso. También es posible para los usuarios obtener datos de sonido musical por medio de una red o un sistema de circuito público. Los datos de sonido musical así obtenidos son transferidos directamente, es decir, no como datos comprimidos, desde un dispositivo de almacenaje secundario, un procesador, o un sistema de circuito público a un dispositivo de reproducción de datos de sonido musical, el cual reproduce los datos de sonido musical de forma continua con base en tiempo real. A fin de que el dispositivo de reproducción de datos de 5 sonido musical pueda reproducir de forma continua los datos de sonido musical con base en tiempo real, el dispositivo de reproducción de datos de sonido musical lleva a cabo un proceso de doble memoria intermedia el cual emplea memorias FIFO (primera entrada primera salida) o áreas de memoria 10 dividida de un RAM (Memoria de Acceso Aleatoria) . De acuerdo con el proceso de doble memoria intermedia, cuando una de las dos memorias intermedias está llena de datos, los datos son leídos a partir de la memoria intermedia para iniciar la reproducción de datos de sonido 15 musical, por ejemplo, los datos son transferidos a la otra memoria intermedia hasta que se llena de datos. Cuando la memoria intermedia la cual está siendo leída queda vacía, la lectura de datos se cambia a la otra memoria intermedia. De esta manera, los datos almacenados pueden ser leidos 20 continuamente de las memorias intermedias para permitir que los datos de sonido musical. Por ejemplo, sean reproducidos de forma continua. El proceso de doble memoria intermedia convencional incorpora un proceso de interrupción para indicar un estado 25 vacío de una de las dos memorias intermedias a un procesador tal como un CPU (Unidad de Proceso Central) como una fuente de transferencia de datos. Sin embargo, el proceso de interrupción es problemático en que presenta una gran carga sobre el procesador porque el proceso de interrupción requiere de ser efectuado después del registro de datos y diferentes elementos de información en el procesador requieren de ser salvados temporalmente. A fin de sacar los datos de acuerdo con el proceso de doble memoria intermedia, es necesario para una de las memorias intermedias esté llena de datos en una etapa de transferencia de datos inicial para que los datos egresados no sean interrumpidos. Para ejecutar una primera sesión de reproducción rápidamente en respuesta a un comando de reproducción, las memorias de reproducción deben ser de la menor capacidad posible de almacenaje. Con las memorias de almacenaje de poca capacidad de almacenaje, sin embargo, el proceso de interrupción es requerido para ser llevado a cabo más frecuentemente, presentando una mayor carga sobre el procesador. REVELACIÓN DE LA INVENCIÓN Es por lo tanto un objetivo de la presente invención proporcionar un aparato de transferencia de datos, un sistema de transferencia de datos y un método de transferencia de datos los cuales reducen el número de veces que un proceso de interrupción es llevado a cabo para con l ***^ .,.-, * ****» ^* *. **.-.^.*»,,. .. . . .Mr,, . ,._.. . .. .„....,,»., _w„ ,„, , ..t- .frfr^j^ ello reducir sustancialmente la carga sobre un procesador como fuente de transferencia de datos. Un aparato para la transferencia de datos de acuerdo con la presente invención incluye un procesador de fuente de transferencia de datos, sustancialmente dos memorias intermedias las cuales pueden ser intercambiadas alternativamente entre memorias de escritura y lectura, y un procesador de destino de transferencia de datos, el arreglo siendo tal que cuando el procesador fuente de transferencia de datos envía una instrucción para iniciar la transferencia de datos hacia el procesador de destino de transferencia de datos, el procesador de destino de transferencia de datos cambia una de las dos memorias intermedias a memoria de escritura y la otra de las dos memorias intermedias a memoria de lectura, y controla la lectura de datos a partir de las dos memorias intermedias y la escritura de datos hacia las dos memorias intermedias. El procesador de transferencia de datos de destino puede comprender medios para especificar una de las memorias intermedias la cual no es la memoria de lectura como la memoria de escritura y enviar una solicitud de transferencia de datos al procesador fuente de transferencia de datos cuando la instrucción de iniciar la transferencia de datos es enviada desde el procesador fuente de transferencia de datos, escribir datos en la memoria intermedia especificada t*?A***??*,lA,1 iul*, „ .__. ._. . . ., ^ ,^ _,.,_ ^ . „ *& ? ??J como la memoria de escritura hasta que la memoria intermedia se llena y en adelante espera hasta que la memoria intermedia especificada como la memoria de lectura se vacía cuando los datos son transferidos desde el procesador fuente de transferencia de datos, enviando una solicitud de transferencia de datos al procesador fuente de transferencia de datos, cambiando las memorias intermedias entre las memorias de lectura y memorias de escritura, controlando la lectura de datos de y escribiendo datos en las memorias intermedias cuando la memoria intermedia especificada como la memoria de lectura se vacía, y controlando continuamente la lectura de datos de y escribiendo datos en las memorias intermedias hasta que la totalidad de los datos transferidos ha sido escrita. El procesador de destino de transferencia de datos puede llevar a cabo un proceso de lectura de datos continuamente sin interrupción. El tamaño de datos transferidos en un ciclo puede ser un tamaño predeterminado de datos en lugar de un tamaño de datos que lo suficientemente grande para hacer que se llene la memoria intermedia. Cada una de las memorias intermedias puede comprender una pluralidad de memorias intermedias para permitir que los principios de la presente invención para encontrar una gama más amplia de aplicaciones. La transferencia de datos puede comprender datos de sonido -*~^— *. * -~ ??* , . ,.< .-, ..... ... A, , - .. «^, ..,.,_. fr t __^^___^?___|^¡_¡_f_^¡] musical . El sistema de transferencia de datos de acuerdo con la presente invención incluye una barra de conexión, un procesador anfitrión conectado a la barra de conexión, un procesador de sonido musical conectado a la barra de conexión y sustancialmente dos memorias intermedias la cuales pueden ser cambiadas alternativamente entre memorias de escritura y lectura, las memorias intermedias están conectadas al procesador de sonido musical, el arreglo es tal que los datos de sonido musical son transferidos desde el procesador anfitrión por medio de la barra de conexión y el procesador de sonido musical a las memorias intermedias, el procesador de sonido musical comprende medios para caiabiar una de las dos memorias intermedias ala memoria de escritura y la otra de las dos memorias intermedias a la memoria de lectura, controlando la lectura de datos de y escribiendo los datos en las dos memorias intermedias, cuando el procesador anfitrión envía una instrucción para iniciar la transferencia de datos al procesador de sonido musical. Con el arreglo de arriba, ya que el procesador de sonido musical cambia una de las memorias intermedias a la memoria de escritura y la otra de las memorias intermedias a la memoria de lectura, el número de interrupciones que pueden ocurrir al procesador anfitrión puede reducirse, reduciendo con ello la carga sobre el procesador anfitrión. El procesador de sonido musical puede comprender medios para especificar una de las memorias intermedias la cual no es la memoria de lectura como la memoria de escritura y enviar una solicitud de transferencia de datos al procesador anfitrión cuando la instrucción de iniciar la transferencia de datos es enviada desde el procesador anfitrión, escribiendo datos en la memoria intermedia especificada como la memoria de escritura hasta que la memoria intermedia se llena y después esperar hasta que la memoria intermedia especificada como la memoria de lectura se vacía cuando los datos son transferidos desde el procesador anfitrión, enviando una solicitud de transferencia de datos al procesador anfitrión, cambiando las memorias intermedias entre las memorias de lectura y escritura, controlando la lectura de datos de y escribiendo datos en las memorias intermedias cuando la memoria intermedia especificada como la memoria de lectura se vacía, y controlar continuamente la lectura de datos de y escribiendo datos en las memorias intermedias hasta que todos los datos transferidos han sido escritos. El procesador de sonido musical puede llevar a cabo un proceso de lectura de datos continuamente sin interrupción. En el sistema de transferencia de datos, el tamaño de los datos transferidos en un ciclo puede ser un tamaño de datos predeterminado en lugar de un tamaño de datos que es lo A A.Éhk.. faate* ..„__..^,,m , ^ji_y^^to¿ suficientemente grande para hacer que se llene la memoria intermedia. En el sistema de transferencia de datos, cada una de las dos memorias intermedias pueden comprender una pluralidad de memorias intermedias para permitir que los principios de la presente invención encuentren una gama más amplia de aplicaciones . La pluralidad de memorias intermedias puede almacenar datos de sonido musical estereofónicos izquierdos y derechos. El sistema de transferencia de datos de acuerdo con la presente invención incluye una barra de conexión, un procesador anfitrión conectado a la barra de conexión, un procesador de sonido musical conectado a la barra de conexión y sustancialmente dos memorias intermedias las cuales pueden ser cambiadas alternativamente entre memorias de escritura y lectura, estando las memorias intermedias al procesador de sonido musical, el arreglo es tal que los datos de sonido musical transferidos desde el procesador de sonido musical por medio de la barra de conexión al procesador anfitrión, el procesador de sonido musical comprendiendo medios para cambiar una de las dos memorias intermedias a memoria de escritura y la otra de las dos memorias intermedias a memoria de lectura, y controlar la lectura de datos de y escribiendo datos en las dos memorias intermedias, cuando se transfieren datos al procesador *-**-- ' - - -'• - '-- - - .— „ „-r ...... - . ^¡j.^j^^^ anfitrión. Con el arreglo anterior, los datos pueden ser transferidos desde el procesador de sonido musical al procesador anfitrión con un número reducido de interrupciones. El procesador de sonido musical puede comprender medios para, antes de que la escritura de datos en una de las memorias intermedias termine, completar la lectura de datos de la otra memoria intermedia y transferir los datos leídos al procesador anfitrión, e iniciando la escritura de datos en la otra memoria intermedia la cual está vacía cuando la escritura de datos en una de las memorias intermedias ha terminado. La transferencia de datos desde el procesador de sonido musical a las memorias intermedias no se interrumpe. Ya que el procesador de sonido musical controla principalmente la transferencia de datos, la carga sobre el procesador anfitrión para la transferencia de datos se reduce . De acuerdo con la presente invención, también se proporciona un método de transferencia de datos en un sistema de transferencia de datos que tiene una barra de conexión, un procesador anfitrión conectado a la barra de conexión, un procesador de salida conectado a la barra de conexión, sustancialmente dos memorias intermedias y un dispositivo de salida conectado al procesador de salida, comprendiendo los pasos de transferencia de datos desde el procesador ¿i^U ^i,,^, ' - "*»• p^ *-.^ --H ..^^^..^..^^¿ii.. anfitrión al procesador de salida hasta que una de las memorias intermedias se llena de datos, después, suspendiendo temporalmente la transferencia de datos, leyendo los datos de la otra de las memorias intermedias con el procesador de salida y sacando los datos leídos desde el procesador de salida hacia el dispositivo de salida, cuando la otra memoria intermedia se vacía, estableciendo la otra memoria intermedia como memoria de destino de transferencia de datos y cancelando la suspensión temporal de la transferencia de datos, y reanudando la transferencia de datos desde el procesador anfitrión a la otra memoria intermedia. Con el método mencionado arriba, en cuanto a la transferencia de datos a las memorias intermedias es controlada principalmente por el procesador de salida, la carga sobre el procesador anfitrión para la transferencia de datos se reduce. En el método indicado arriba, los datos pueden comprender datos de sonido musical. Lo anterior y otros objetivos, características y ventajas de la presente invención serán más aparentes de la siguiente descripción cuando es tomada en conjunción con los dibujos anexos en los cuales modalidades preferentes de la presente invención son mostradas a manera de ejemplo ilustrativo.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La FIGURA 1 es un diagrama de bloques de un aparato de grabación y reproducción de datos de acuerdo con una modalidad de la presente invención; La FIGURA 2 es un diagrama de flujo de una secuencia de operación del aparato de grabación y reproducción de datos mostrado en la FIGURA 1; La FIGURA 3 es un diagrama que muestra datos almacenados en una memoria principal en el orden en el cual los datos han sido transferidos; La FIGURA 4 es un diagrama que muestra datos almacenados en la memoria principal en canales respectivos; La FIGURA 5 es un diagrama de un indicador de referencia representando domicilio de lectura de salida para datos almacenados en canales respectivos; La FIGURA 6 en un diagrama de flujo detallado de un proceso de transferencia DMA automático en la secuencia de operación mostrada en la FIGURA 2; La FIGURA 7 es un diagrama que muestra una de las memorias intermedias que está llena de datos; La FIGURA 8 es un diagrama que muestra datos almacenados en la memoria intermedia, ilustrando un proceso de lectura de transferencia de datos; La FIGURA 9 es un diagrama de flujo de una secuencia de operación de acuerdo con un ejemplo comparativo; i ¿iÍÍái.í¿ir...?.ijí, t .¿tiMkMr.r " tj " - La FIGURA 10 es un diagrama que muestra un proceso básico para transferencia de datos a una memoria intermedia y lectura de datos a partir de la memoria intermedia; La FIGURA 11 es un diagrama de bloque de un aparato de grabación y reproducción de datos de acuerdo con otra modalidad de la presente invención; La FIGURA 12 es un diagrama ilustrativo de un proceso de transferencia de datos del aparato de grabación y reproducción de datos mostrado en la FIGURA 11; La FIGURA 13 es un diagrama de flujo del proceso de reproducción de transferencia de datos del aparato de grabación y reproducción de datos mostrado en la FIGURA 11; La FIGURA 14 es un diagrama ilustrativo de un proceso de transferencia de datos de canales múltiples en el formato de orden de transferencia de datos de acuerdo con otra modalidad de la presente invención; La FIGURA 15 es un diagrama ilustrativo de un proceso de transferencia de datos de canales múltiples en el formato de marcador de referencia de acuerdo con otra modalidad de la presente invención; La FIGURA 16 es un diagrama ilustrativo de un proceso para transferencia de datos desde una memoria intermedia a una memoria principal; y La FIGURA 17 es un diagrama ilustrativo de un proceso para transferir un número de datos desde una memoria intermedia a una memoria principal. MODALIDAD PREFERIDA DE LA INVENCIÓN Una modalidad de la presente invención será ejemplificada con referencia a los dibujos anexos. La FIGURA 1 muestra un diagrama de bloques de un aparato de grabación y reproducción de datos 10 de acuerdo con una modalidad de la presente invención. Como se muestra en la FIGURA 1, el aparato de reproducción y grabación de datos 10 tiene una barra de conexión 12 a la cual está conectado un CPU anfitrión (procesador anfitrión) 14 para controlar al aparato de reproducción y grabación de datos 10 en su totalidad. El CPU anfitrión 14 sirve como procesador fuente de transferencia de datos o como procesador destino de transferencia de datos. A la barra de conexión 12, también está conectado una memoria principal 16 comprendiendo una DRAM (Memoria de Acceso Aleatorio Dinámica) y un dispositivo de almacenaje secundario 20 tal como un disco duro o similar por medio de un control de dispositivo de almacenaje secundario 18. ün sistema de circuito público 23 está conectado a la barra de conexión 12 por medio de una interfaz de red 22. Otras redes (no mostradas) también están conectadas a la barra de conexión 12. Los datos pueden ser suministrados a y desde el aparato de reproducción y grabación 10 usando el sistema de circuito público 23 y las otras redes. .. . . . . . . tj?^_í ^ _ A la barra de conexión 12, está conectado además un procesador de sonido o unidad de proceso de sonido (SPU) 24 la cual es un procesador de sonido musical que opera como procesador destino de transferencia de datos y también como procesador fuente de transferencia de datos. El procesador de sonido 24 tiene dos CPU 24a, 24b para controlar al procesador de sonido 24 en su totalidad. El procesador de sonido 24 también tiene, además de los dos CPU 24a, 24b, una ROM almacenado un programa de control, etc., una RAM operativa, un contador, un temporizador, un DAC (Convertidor Digital-Analógico) y un ADC (Convertidor Analógico-Digital) . El procesador de sonido 24 es capaz de transferir datos y generar datos de sonido musical. Un altavoz 28 como dispositivo de salida de sonido (unidad de salida) está conectado al procesador de sonido 24 por medio de una interfaz 26, y un micrófono 32 como dispositivo de entrada de sonido (unidad de entrada) está conectado al procesador de sonido 24 por medio de la interfaz 30. Por lo tanto, el procesador de sonido 24 también funciona como procesador de entrada-salida. Al procesador de sonido 24, también está conectada una memoria intermedia 40 como una memoria intermedia doble que comprende dos memorias intermedias 41, 42 controladas para lectura y escritura de datos por el procesador de sonido 24. Las memorias intermedias 41, 42 pueden comprender áreas de memoria divididas de una sola memoria como se muestra en la FIGURA 1, o pueden comprender dos memorias independientes. Por lo tanto, la memoria intermedia 40 puede comprender virtualmente dos memorias intermedias. Las memorias intermedias divididas 41, 42 son referidas también como canales 41, 42, respectivamente. Cada una de las memorias intermedias 41, 42 pueden estar divididas adicionalmente en una pluralidad de memorias para controlar un sistema de altavoces de cuatro canales. Por ejemplo. Cada una de las memorias intermedias 41, 42 tiene capacidad de almacenaje de 256 palabras, cada una de 16 bits por palabra. Las memorias intermedias 41, 42 tienen domicilios de memoria respectivos ASI, ASI. En realidad, las memorias intermedias 41, 42 tienen una capacidad de almacenaje de cuando menos 512 palabras al funcionar como memoria local para el segundo procesador 24. El CPU 24a del procesador de sonido 24 escribe datos en una de las memorias intermedias, ejemplo, la memoria intermedia 41, y el otro CPU 24b lee datos de la otra memoria intermedia, siendo esto, la memoria intermedia 42. A fin de evitar que la lectura de datos de la memoria intermedia 40 sea interrumpida, cuando la memoria intermedia 42 está vacía después de que la memoria intermedia 41 se ha llenado de datos, el CPU 24a lee los datos de la memoria ía - -i__.t Xñ ...V.?.S. UK& i ¿A* intermedia 41, y el CPU 42b inicia la escritura de datos en la memoria intermedia 42 vacía. Los CPU 24a, 24b escriben datos en la memoria intermedia 40 más rápidamente de lo que leen datos de la memoria intermedia 40. De esta manera, el procesador de sonido 24 puede leer datos y escribe datos en la memoria intermedia 40 en un procesamiento paralelo con base en tiempo real sin interrumpir la lectura de datos de la memoria intermedia 40. Más específicamente, cuando el procesador de sonido 24 emite sonidos desde el altavoz 28, a fin de que datos sean suministrados ininterrumpidamente desde la memoria intermedia 41 o 42 por el CPU 24a o 24b, siendo esto, a fin de reproducir los datos continuamente, los datos son escritos en la otra memoria intermedia 42 o 41 por el otro CPU 24b o 24a más rápidamente de que los datos son leídos de los mismos. Cuando se ingresan sonidos desde el micrófono 32, a fin de que los datos sean escritos ininterrumpidamente en la memoria intermedia 41 o 42, siendo esto, a fin de grabar los datos continuamente, los datos son leídos desde la otra memoria intermedia 42 o 41 más rápidamente de lo que datos son escritos en los mismos. Un DMAC (Controlador de Acceso de Memoria Directo) 44 está conectado a la barra de conexión 12 para transferir datos directamente entre el dispositivo de almacenaje secundario < fc ?«í? 20 y la memoria principal 16 o entre la memoria principal 16 y la memoria intermedia 40 del procesador de sonido 24. El DMAC 44 funciona normalmente como procesador fuente de transferencia de datos entre la memoria principal 16 y la menoría intermedia 40, y también funciona como procesador destino de transferencia de datos cuando es necesario. Un proceso de transferencia de datos para transferir datos, cuyo tamaño total es de 2560 palabras, desde la memoria anfitrión, siendo esto, la memoria principal 16, a una menoría local, siendo esto, la memoria intermedia 40, en el aparato de grabación y reproducción de datos 10 será descrito abajo con referencia a la FIGURA 2. En este proceso de transferencia de datos, después del inicio de transferencia de datos ha iniciado desde la memoria principal 16 hacia la memoria intermedia 40, después de un lapso muy corto de tiempo, siendo esto, cuando la memoria intermedia 40 queda llena de datos, el altavoz 28 inicia la salida de sonidos de 2560 palabras sin interrupción. Ya que el DMAC 44 tiene una capacidad de transferencia de datos de 32 palabras por ciclo desde la memoria principal 16 hacia la memoria intermedia 40, un total de (2560 palabras/32 palabras = 80) de ciclos de transferencia de datos son llevados a cabo para transferir 2560 palabras. Primero, el CPU anfitrión 14 lleva a cabo un proceso de preparación para la transferencia de datos en el paso SI. En el proceso de preparación, el CPU anfitrión 14 lee 2560 palabras de datos (sonido musical (datos de sonido) ) , de las cuales segmentos de 256 palabras serán transferidos sucesivamente por medio del procesador de sonido 24 alternadamente a las memorias intermedias 41, 42, desde el dispositivo de almacenaje secundario 20, y transfiere las 2560 palabras a la memoria principal 16 en donde son escritos en un orden predeterminado. Los datos leídos del dispositivo de almacenaje secundario 20 incluyen datos almacenados en el dispositivo de almacenaje secundario 20 por anticipado o datos suministrados desde el sistema de circuito público 23 por medio de la interfaz de red 22 al dispositivo de almacenaje secundario 20. Para escribir los datos del dispositivo de almacenaje secundario 20 hacia la memoria principal 16, como se muestra en la FIGURA 3, los datos Dn a ser transferidos hacia la memoria intermedia 41, 42 están divididos en diez lotes cada uno de 256 palabras (Dn = DI, D2, ..., DIO), y estos lotes de datos son escritos como datos Da sucesivamente en las direcciones Al - AlO de la memoria principal 16 en el orden en el cual son transferidos. Alternativamente, como se muestra en la FIGURA 4, los datos Dn a ser transferidos a las memorias intermedias 41, 42 son escritos en la memoria principal 16 como datos secuenciales Dß en canales respectivos junto con un marcador de i.iitt An... ij____? ^.-.....-..t... ~« . . Í í *?n _\x¡S referencia 50 (ver FIGURA 5) almacenando direcciones indicativas del orden en el cual los datos son transferidos. Más específicamente, de acuerdo con un formato de orden de transferencia mostrado en la FIGURA 3, los datos DI de 256 palabras son almacenados en una dirección Al, datos D2 de 256 palabras son almacenados en una dirección A2, datos sucesivos son almacenados en direcciones sucesivas, y finalmente, datos DIO de 256 palabras son almacenados en una dirección AlO. De esta manera, los datos Da son escritos en la memoria principal 16 en el orden en el cual son transferidos (en la FIGURA 3, los datos son transferidos en el orden 1 - 5) . De acuerdo con un formato de marcador de referencia mostrado en las FIGURAS 4 y 5, datos Dal - Da5, Dbl - Db5 cada uno de 256 palabras que son secuenciales para los canales 41, 42 son escritos respectivamente en direcciones de memoria Al - AlO, y un orden para leer los datos Dal - Da5, Dbl - Db5 (direcciones (datos) Al - A6, A2, ,.., A5, AlO) son escritos en el marcador de referencia 50 por anticipado. De esta manera, los datos los cuales serán transferidos desde el DMAC 44 por medio del procesador de sonido 24 a la memoria intermedia 40 para ser egresados como sonido musical (sonidos de voz) del altavoz 28 son almacenados en el formato deseado, siendo esto, el formato de orden de transferencia o el formato de marcador de referencia, en la memoria principal 16. Después del proceso preparatorio de arriba, el CPU anfitrión 14 indica una dirección de inicio de transferencia, siendo esto, la dirección Al y un tamaño de datos de transferencia plena, siendo esto, 2560 palabras, al DMAC 44, y fija el número de ciclos de transferencia, siendo esto, (32 palabras x 8 = 256 palabras) x 10 = 80, en el DMAC 44 en el paso S2. En el paso S3, el CPU anfitrión 14 instruye al procesador de sonido 24 para que reproduzca los datos almacenados en la memoria principal 16. Un proceso de transferencia DMA automático es llevado a cabo por el DMAC 44 en el paso S4 será descrito en detalle con referencia a la FIGURA 6. La FIGURA 6 muestra el proceso de transferencia de datos DMA automático el cual está dividido en una secuencia de operación, mostrada en el lado derecho, llevado a cabo por el procesador de sonido 24 y una secuencia de operación, Mostrada en lado izquierdo, llevada a cabo por el DMAC 44. En el proceso de transferencia DMA automático, el CPU 24a del procesador de sonido 24 envía una solicitud de datos al DMAC 44 en el paso S4a. En respuesta a la solicitud de datos, el DMAC 44 confirma un tamaño de transferencia de datos restante del número presente de ciclos de ciclos de transferencia en el paso S4b. Ya que aún no ha iniciado ninguna transferencia de datos, el número de ciclos de transferencia es 80. En el paso S4c, el DMAC 44 envía una señal de solicitud de barra de conexión para solicitar al CPU 14 anfitrión que emita un permiso de uso de la barra de conexión 12 exclusivamente. En respuesta a la señal de solicitud de barra de conexión, el CPU anfitrión 14 detiene temporalmente el presente proceso como si fuera interrumpido, salva los datos registrados, etc., y en adelante envía un acuse a la solicitud de barra de conexión permitiendo el uso exclusivo de la barra de conexión 12 al DMAC 44. La barra de conexión 12 es llevada ahora a un estado de flotación de alta impedancia por el CPU anfitrión 14. El L AC 44 el cual ha recibido el acuse de la solicitud de barra de conexión en el paso S4d envía un acuse a la solicitud de datos emitida en el paso S4a al procesador de sonido 24 en el paso S4e. En respuesta al acuse de solicitud de datos, el procesador de sonido 24 especifica una de mas memoria intermedia 41, 42 a la cual serán transferidos los datos, siendo esto, especifica la memoria intermedia 41 la cual ha sido fijada para recibir datos transferidos en primera instancia, en el paso S4f. En el paso S4g, el procesador de sonido 24 envía una aprobación de recepción de transferencia de datos al DMAC 44.

En el paso S4h, el DMAC 44 inicia la transferencia de las primeras 256 palabras de datos (los datos DI mostrados en la FIGURA 3 o los datos Dal mostrados en la FIGURA 4) almacenados en la dirección Al del procesador de sonido 24. Si los datos almacenados en la memoria principal 16 comprenden los datos Da arreglados en la orden de transferencia de datos como con los datos Dn mostrados en la FIGURA 3, entonces las primeras 32 palabras de datos, de las 256 palabras de datos DI de la dirección Al, son transferidas. Alternativamente, si el marcador de referencia 50 y los datos secuenciales Dß están almacenados en la memoria principal 16 como se muestra en las FIGURAS 4 y 5, entonces el marcador de referencia 50 es referida, y las primeras 32 palabras de datos, de las 256 palabras de datos Dal de la dirección Al, son transferidas. Cuando la transferencia de las primeras 32 palabras de datos al procesador de sonido 24 he terminado, el DMAC 44 envía una señal de cancelación de barra de conexión al CPU anfitrión 14 en el paso S4ha. En el paso S4hb, el DMAC 44 cambia el número de ciclos de transferencia de datos de 80 a 79 (el número de ciclos de transferencia de datos - 1) . Cuando las primeras 32 palabras de datos han sido transferidas al procesador de sonido 24, el procesador de sonido 24 escribe las 32 palabras de datos transferidas en una dirección ASO de la memoria intermedia 41 en el paso S4i. En el paso S4j, el procesador de sonido 24 confirma si la memoria intermedia 41 la cual está de preferencia escribiendo datos en la misma está llena de datos o no, siendo esto, sí la memoria intermedia 41 almacena 256 palabras de datos o no. Ya que la memoria intermedia 41 no está llena de datos en este momento, el control regresa al paso S4a, y el procesador de sonido 24 envía una solicitud de datos para las siguientes 32 palabras de datos al DMAC 44. Como se describe arriba, el DMAC 44 confirma un tamaño de transferencia de datos restante del número presente de ciclos de transferencia de datos en el paso S4b. Debido a que el número de ciclos de transferencia de datos es 79 en este momento, el DMAC 44 envía una señal de solicitud de barra de conexión al CPU anfitrión 14 en el paso S4c y confirma un acuse de solicitud de barra de conexión en el paso S4d. En el paso S4e, el DMAC 44 envía un acuse de solicitud de datos para la solicitud de datos emitida en el paso S4a al procesador de sonido 24. En el paso S4f, el procesador de sonido 24 especifica una memoria intermedia a la cual se transferirán los datos. En este momento, ya que las primeras 256 palabras de datos aún •*«& ¿ — .__*____., ..__,...._- ^ViniTffií-i?fcffcii- j se están transfiriendo y la memoria intermedia 41 debe ser especificada, el procesador de sonido 24 envía una aprobación de recepción de transferencia de datos al DMAC 44. En el paso S4h, el DMAC 44 transfiere las siguientes 32 palabras de datos de los datos DI, si los datos Da son transferidos, o las siguientes 32 palabras de datos de los datos Dal, si los datos Dß son transferidos, al procesador de sonido 24. En el paso S4i, el procesador de sonido 24 escribe las 32 palabras de datos transferidas en la dirección junto a la dirección en donde las 32 palabras de datos ya han sido almacenadas en la memoria intermedia 41. Cuando el procesamiento en el paso S4a al paso S4j ha sido repetido 8 veces, la memoria intermedia 41, la cual es un área de almacenamiento teniendo la primera dirección ASO de la memoria intermedia 40, almacena 256 palabras (32 palabras x 8) de datos bajo el control del CPU 24a, como se muestra en la FIGURA 7, y está llena de datos DI o Dal. En este momento, la siguiente primera dirección de la memoria intermedia 40 para la escritura de datos es ajustada a ASI. Luego, en el paso S4k, el CPU 24a confirma si la reproducción de datos en la memoria intermedia 42 bajo el control del CPU 24b ha terminado o no, siendo esto, si la otra memoria intermedia 42 está vacía o no. 3_¿___a___4____iA.¿k rfj, s...¿ t?..^,. _.__.____.„a rr- ..___ ..._.. ___... . _. ...... . rr ... _____^_trf__, ..._.....^s^. ^j" .

En este momento, aún no inicia la reproducción de datos, y la otra memoria intermedia 42 está vacía. Cuando el procesador de sonido 24 confirma que la otra memoria intermedia 42 está vacía, el procesador de sonido 24 cambia entre una memoria de transferencia de datos (modo de escritura de datos) y una memoria de reproducción de datos (memoria de lectura de datos) en el paso S41. Específicamente, el procesador de sonido 24 cambia la memoria intermedia 41 de una memoria para escribir datos en una memoria para leer datos desde ella, y también cambia la memoria intermedia 42 de una memoria para leer datos a una memoria para escribir datos en ella. Después del cambio de memorias, el CPU 24a inicia la reproducción (lectura) de datos de la memoria 41 en el paso S4m. Específicamente, el CPU 24a lee sucesivamente los datos de la dirección ASO de la memoria intermedia 41, y envía los datos por medio de la interfaz 26 al altavoz 28, el cual reproduce los sonidos de voz (sonido musical) . Mientras se están reproduciendo los sonidos musicales por el altavoz 28 bajo el control del CPU 24a, el CPU 24b envía nuevamente una solicitud de datos al DMAC 44 en el paso S4a. Cuando el procesamiento en los pasos S4a a S4? ha sido repetido 8 veces, datos D2 de 256 palabras de la dirección A2, de los datos Da mostrados en la FIGURA 3, o datos Dbl de 256 palabras de la dirección A6 mostrada en la FIGURA 4, son almacenados en la memoria intermedia 42 de la dirección ASI como se muestra en la FIGURA 8, con lo que la memoria intermedia 42 se llena de datos. Los datos son escritos en la memoria intermedia 42 por el CPU 24b más rápidamente de que los datos son leídos de la memoria intermedia 41 por el CPU 24a de modo que los datos permanecen en la memoria intermedia 41 mientras está siendo leída cuando la memoria intermedia 42 se - llena de datos, como se muestra en la FIGURA 8. Por lo tanto, el CPU 24b que ha operado para escribir los datos en la memoria intermedia 42 es colocado en estado de espera en el momento en que las condiciones en el paso S4j se satisface. Si la reproducción de sonido musical con base en los datos leídos de la memoria intermedia 41 ha terminado en el paso S4k, el procesador de sonido 24 cambia entre la memoria de transferencia de datos (memoria de escritura de datos) y la memoria de reproducción de datos (memoria de escritura de datos) y la memoria de reproducción de datos (memoria de lectura de datos) en el paso S41. La memoria intermedia 42 la cual se ha llenado de datos ahora se hace memoria de reproducción de datos, y el CPU 24b lee y reproduce los datos de la memoria intermedia 42. En este momento, la memoria intermedia 41 sirve como la memoria de transferencia de datos.

Cuando el procesador de sonido 24 envía una solicitud de datos 81 al DMAC 44, el DMAC 44 determina que todos los datos Da o Dß, han sido eliminados (no existen datos remanentes) en el paso S4b, y emite una señal de interrupción para terminar la transferencia de 2560 palabras de datos al CPU anfitrión 14 en el paso S4n. En el paso S5 mostrado en la FIGURA 2, el CPU anfitrión 14 lleva a cabo un proceso de terminación de transferencia de datos para borrar los datos Da o Dß de la memoria principal 16 y también borra el marcador de referencia 50 de la memoria principal 16. En la modalidad de arriba, como se describe arriba, cuando 2560 palabras de datos son transferidas desde el CPU anfitrión 14 al procesador de sonido 24, la interrupción determinación de la transferencia de datos, siendo esto, el procesamiento en el paso S4n, ocurre solo una vez. Consecuentemente, la carga de procesamiento sobre el CPU anfitrión 14 se reduce en gran medida. Un ejemplo comparativo del número de interrupciones que ocurren cuando 2560 palabras de datos son transferidas desde la memoria principal 16 a la memoria intermedia 40 de acuerdo con el proceso de transferencia DMA, el cual no es el proceso de transferencia DMA automático, para reproducir sonido musical con el procesador de sonido 24 será descrito abajo con referencia a la FIGURA 9.

En el ejemplo comparativo, el CPU anfitrión 14 indica una dirección de inicio de escritura, ejemplo, la primera dirección SAO de la memoria intermedia 41, al segundo procesador 24 en el paso Sil. En el paso S12, el CPU anfitrión 14 instruye al DMAC 44 que trasfiera 256 palabras de datos al procesador de sonido 24. En el paso S13, el DMAC 44 transfiere 256 palabras de datos al procesador de sonido 24. En este momento, el DMAC 44 envía una señal de solicitud de barra de conexión para solicitud al CPU anfitrión 14 y envía también una señal de cancelación de petición de barra de conexión al CPU anfitrión 14 cada vez que 32 palabras de datos son transferidas, es decir, envía 8 señales de solicitud de barra de conexión y 8 señales de cancelación de solicitud de barra de conexión mientras transfiere las 256 palabras de datos al procesador de sonido 24. La transferencia de las 256 palabras de datos para escribirlas en la memoria intermedia 41, es decir, la transferencia DMA, es llevada a su terminación. Cuando la transferencia DMA es terminada, el DMAC 44 envía una señal de interrupción indicativa del final de la transferencia DMA al CPU anfitrión 14 en el paso S14. El CPU anfitrión 14 lleva a cabo ahora un proceso de interrupción. Mientras y después de que 256 palabras de datos son transferidas y escritas en el procesamiento del paso Sil hasta el paso S13, el procesador de sonido 24 lee los datos de la otra memoria intermedia 42, y reproduce un sonido musical a través del altavoz 28. Cuando la lectura de 256 palabras de datos de la otra memoria intermedia 42 termina, el procesador de sonido 24 envía una señal de interrupción indicativa del final de la lectura de las 256 palabras de datos al CPU anfitrión 14 en el paso S15. El CPU anfitrión 14 lleva a cabo nuevamente un proceso de interrupción en este momento. Después, el CPU anfitrión 14 indica nuevamente una dirección de inicio de escritura, ejemplo, la primera dirección SAI de la memoria intermedia 42, al procesador de sonido 24 en el paso Sil. En el ejemplo comparativo, como se describe arriba, el procesamiento en los pasos Sil a S14 es repetido diez veces hasta la reproducción de las 2560 palabras de datos de sonido musical con el procesador de sonido 24 llega a su fin. En el ejemplo comparativo, de conformidad, mientras se reproducen 2560 palabras de datos, un total 20 interrupciones (10 interrupciones en el paso S14 y 10 interrupciones en el paso S15) ocurren en el CPU anfitrión 14.

Por lo tanto, la carga de procesamiento en el CPU anfitrión 14 par la transferencia de datos es muy grande. En el proceso de transferencia de datos de acuerdo con la modalidad de arriba, como se describe con referencia al a FIGURA 6, cuando una de las memorias intermedias de la memoria intermedia doble 40 queda vacía, los datos de sonido musical en la otra memoria intermedia no son transferidos de acuerdo con un proceso de interrupción. Específicamente, como se muestra en la FIGURA 10, cuando datos de sonido musical son transferidos desde el CPU anfitrión 14 como fuente de transferencia de datos, el CPU anfitrión 14 y el DMAC 44, como procesador fuente de transferencia de datos, manejan un tamaño de datos de 2560 palabras lo cual es mayor que la capacidad de almacenamiento de 256 palabras de datos de la memoria de intermedia 41 (42) . El procesador de sonido 24, como procesador de destino de transferencia de datos, suspende temporalmente la transferencia de datos después de que los datos de sonido musical han sido transferidos a la memoria intermedia 41 hasta que se llena de acuerdo con el proceso de transferencia de datos 51. Cuando datos de sonido musical en la otra memoria intermedia 42 son reproducidos por el procesador de sonido 24 y la memoria intermedia 42 se vacía de acuerdo con el proceso de transferencia de reproducción de datos (proceso de transferencia de salida) 54, el procesador de sonido 24 establece la memoria intermedia 42 como memoria de destino de datos. El procesador de sonido 24 cancela entonces la suspensión temporal de transferencia de datos, y reanuda un proceso de transferencia de datos 52 para transferir datos de sonido musical ala memoria intermedia 42 vacía. Ya que el procesador de sonido 24 cambia entre las memorias intermedias 41,42, el CPU anfitrión 14 no es requerido para llevar a cabo procesos de interrupción pesados, y puede llevar a cabo el proceso de transferencia de datos ininterrumpidamente. En la modalidad de arriba, por lo tanto, después de instruir la transferencia de datos, 2560 palabras de datos pueden ser reproducidas y transferidas entre el DMAC 44 y el procesador de sonido 24 por medio de solo un proceso de saludo para solicitudes de datos, y después de que la transferencia de 2560 palabras de datos termina, solo una señal de interrupción para terminar la transferencia de 2560 palabras de datos es enviada desde el DMAC 44 al CPU anfitrión 14. Consecuentemente, el proceso de transferencia de datos de acuerdo con la modalidad de arriba es más ventajoso que el proceso de transferencia de datos del ejemplo comparativo en que el proceso de interrupción llevado a cabo por el CPU anfitrión 14 se reduce a 1/20. La FIGURA 11 muestra en forma de bloque un aparato de grabación y reproducción 10A de acuerdo con otra modalidad de la presente invención, para grabar y reproducir datos estereofónicos de datos de sonido musical. Aquellas partes del aparato de grabación y reproducción de datos 10A las cuales son idénticas a aquellas del aparato de grabación y reproducción de datos 10 mostrado en la FIGURA 1 están indicadas por caracteres de referencia idénticos, y no serán descritas en detalle. El aparato de grabación y reproducción de datos 10A incluye una memoria intermedia 40A comprendiendo cuatro memorias intermedias 41L, 41R, 42L, 42R cada una teniendo una capacidad de almacenamiento de 256 palabras. Las memorias intermedias 41L, 41R juntas forman la memoria intermedia 41A, y las memorias intermedias 42L, 42R juntas forman una memoria intermedia 42A. La memoria intermedia 40A por ello tiene dos memorias intermedias 41A, 42A las cuales alternadamente pueden ser cambiadas para lectura y escritura de datos. Al procesador de sonido 24, se encuentran conectados el altavoz derecho 28R y el altavoz izquierdo 28L como medios de salida de sonido por medio de una interfaz 26. Los altavoces 28R, 28L son referidos colectivamente como un altavoz 28. Al procesador de sonido 24, también están conectados el micrófono derecho 32R y el micrófono izquierdo 32L como dispositivo de entrada de sonido por medio de la interfaz 30. Los micrófonos 32R, 32L son referidos colectivamente como micrófono 32. La operación del aparato de grabación y reproducción de datos 10A será descrita abajo con referencia a las FIGURAS 12 y 13 las cuales muestran un proceso de reproducción de transferencia de datos para la reproducción de datos de sonido musical estereofónicos. En el paso S21 mostrado en la FIGURA 13, 256 palabras de datos son transferidas desde la memoria principal 16 a la dirección principal ASO (41L) de la memoria intermedia 41L de acuerdo con un proceso de transferencia de datos 61. En el paso S22, 256 palabras de datos son transferidas desde la memoria principal 16 hacia una dirección principal ASI (41R) de la memoria intermedia 41R de acuerdo con un proceso de transferencia de datos 62. En un proceso de transferencia de reproducción 65, los datos son leídos simultáneamente de la memoria intermedia 41L y la memoria intermedia 41R, y sacados por los altavoces 28L, 28R. Mientras el proceso de transferencia de reproducción 65 se ejecuta, 256 palabras de datos son transferidas desde la memoria principal 16 hacia una dirección ASO (42L) de la memoria intermedia 42L de acuerdo con un proceso de transferencia de datos 63 en el paso S23, y 256 palabras de datos son transferidas desde la memoria principal 16 hacia ona dirección ASI (42R) de la memoria intermedia 42R de ibüjAfc ,^,.. M* », -*,.,., . ^,»„ »,>,, , , ....„. - . . -^.^to...,.. _ ., ,i ¡ ato acuerdo con un proceso de transferencia de datos 64 en el paso S24. Después del proceso de transferencia de reproducción 65 (ver FIGURA 13) , o dicho de otra manera cuando las memorias intermedias 41L, 41R quedan vacías, un siguiente proceso de transferencia de reproducción 66 inicia. En el siguiente proceso de transferencia de reproducción 66, los datos son leídos simultáneamente de la memoria intermedia 42L y de la memoria intermedia 42R, y son sacados de los altavoces 28L, 28R. Antes de terminar el proceso de transferencia de reproducción 66, 256 palabras de datos son transferidas nuevamente desde la memoria principal 16 hacia la dirección principal ASO (41L) de la memoria intermedia 41L de acuerdo con el proceso de transferencia de datos 61 en el paso S21, y 256 palabras de datos son transferidas nuevamente desde la memoria principal 16 hacia la memoria principal ASI (41R) de la memoria intermedia 41R de acuerdo con el proceso de transferencia de datos 62 en el paso S22. El procesamiento de arriba es repetido para transferir intermitentemente y reproducir continuamente datos de sonido musical . La FIGURA 14 es ilustrativa de un proceso de transferencia de datos de canales múltiples en un formato de orden de transferencia de datos de acuerdo otra modalidad de la tf*^ ¿^-^,-a»..»»- .A^A*.. ^..^^......r. ¿ ?u.±Jdi presente invención. En la FIGURA 14, datos Daa (datos DO - Dll) para un sistema de altavoces de cuatro canales (canales Ll, Rl, L2, R2) los cuatro están almacenados en la memoria principal 16 son transferidos a y reproducidos continuamente desde la memoria intermedia 40B la cual comprende memorias intermedias 141L1, 141R1, 141L2, 141R2 y memorias intermedias 142L1, 142R1, 142L2, 142R2. En la FIGURA 14, datos DO, DI, D2, D3, los cuales son los primeros datos en ser transferidos, son transferidos desde la memoria principal 16 y escritos sucesivamente en las memorias intermedias 141L1, 141R1, 141L2, 141R2 de acuerdo con procesos de transferencia de datos respectivos 71, 72, 73, 74 en el orden mencionado. Los datos DO, DI, D2, D3 son entonces leídos simultáneamente desde las memorias intermedias 141L1, 141R1, 141L2, 141R2, y sacados como sonido musical desde cuatro altavoces (no mostrados) de acuerdo con un proceso de transferencia de reproducción de datos. Antes de que el proceso de transferencia de reproducción termine, los datos D4, D5, D6, D7, los cuales son los segundos datos en ser transferidos, son transferidos desde la memoria principal 16 y escritos sucesivamente en las memorias intermedias 142L1, 142R1, 142L2, 142R2 de acuerdo con procesos de transferencia de datos respectivos 75, 76, 77, 78 en el orden mencionado.

Cuando la memoria intermedias 141L1, 141R1, 141L2, 141R2 desde las cuales los datos DO, DI, D2, D3 han sido leídas simultáneamente quedan vacías, los datos D4, D5, D6, D7 son leídas simultáneamente desde las memorias intermedias 142L1, 142R1, 142L2, 142R2, de modo que el proceso de transferencia de reproducción de datos es llevado a cabo ininterrumpidamente . Cuando las memorias intermedias 141L1, 141R1, 141L2, 141R2 quedan vacías de acuerdo con procesos de transferencia de datos respectivos 79, 80, 81, 82 en el orden mencionado, los datos D8, D9, DIO, Dll son escritos sucesivamente en las memorias intermedias vacías 141L1, 141R1, 141L2, 141R2. De esta manera, los datos pueden ser transferidos en una multiplicidad de canales. La FIGURA 15 ilustra un proceso de transferencia de datos de canales múltiples en un formato de marcador de referencia de acuerdo con aún otra modalidad de la presente invención. En el proceso de transferencia de datos de canales múltiples mostrado en la FIGURA 15, datos similares a los datos DO - D12 mostrados en la FIGURA 14 son transferidos usando un marcador de referencia 50B. En el formato de marcador de referencia, datos Dßa comprenden datos secuenciales DO, D4, D8, D12, DI, D5, D9, D13, D2, D6, DIO, D14, D3 cada uno de 256 palabras en canales Ll, Rl, L2, R2 son escritos en direcciones de memoria inicial Al - A13 por l af.i. bJL.Mgte.t., • *&ia*^.~ ¿»^*..*t1?M»*A*..t.?. ^. A*,.*.*.», ,- w .._A»a „ ._>..»_,__. A_4?¿ ¡ anticipado, y el orden en el cual leer los datos está escrito en el marcador de referencia 50B por anticipado. En la FIGURA 15, las direcciones primera a cuarta Al, A5, A9, A13 del marcador de referencia 50B son referenciadas, y los datos DO, DI, D2, D3 son escritos sucesivamente en las memorias intermedias 141L1, 141R1, 141L2, 141R2 de acuerdo con proceso de transferencia de datos 91, 92, 93, 94. Luego, los datos DO, DI, D2, D3 son leídos simultáneamente desde las memorias intermedias 141L1, 141R1, 141L2, 141R2, y son reproducidos. Antes de que la reproducción de los datos DO, DI, D2, D3 se termine, las direcciones quinta a octava A2, A6, AlO, A14 del marcador de referencia 50B son referenciados, y los datos D4, D5, D6, D7 son escritos sucesivamente en las memorias intermedias 142L1, 142R1, 142L2, 142R2 de acuerdo con procesos de transferencia de datos 95, 96, 97, 98. Cuando la lectura simultanea de datos DO, DI, D2, D3 de las memorias intermedias 141L1, 141R1, 141L2, 141R2 ha terminado, los datos D4, D5, D6, D7 inician siendo leídos simultáneamente de las memorias intermedias 142L1, 142R1, 142L2, 142R2. Al mismo tiempo, las direcciones de la novena a doceava del marcador de referencia 50B son referenciadas a, y los datos D8, D9, DIO, Dll inician siendo escritas sucesivamente en las memorias intermedias 141L1, 141R1, 141L2, 141R2.

De esta manera, los datos pueden ser transferidos y reproducidos en una multiplicidad de canales, usando el marcador de referencia 50B. Con respecto al aparato de grabación y reproducción de datos 10, 10B mostrado en las FIGURAS 1 y 11, el proceso de reproducir continuamente datos de la memoria principal 16 con la memoria intermedia 40 y el altavoz 28 ha sido descrito. En este aparato de grabación y reproducción de datos 10, 10B, cuando se ingresa sonido musical desde el micrófono 32 o similar como dispositivo de entrada de sonido o cuando datos de sonido musical son generados por el procesador de sonido 24, 256 palabras de datos de sonido musical pueden ser escritos desde la memoria intermedia 41 y los datos pueden ser transferidos desde la memoria intermedia 42 más rápidamente que las 256 palabras de datos de sonido musical son escritas en la memoria intermedia 41 de acuerdo con un proceso de transferencia DMA automático. La transferencia de datos del procesador de sonido 24 como el procesador de sonido musical al CPU anfitrión 14 será descrita con mayor detalle abajo. En la FIGURA 1, antes de la escritura en una de las memorias intermedias 41, 42, por ejemplo, la memoria intermedia 41, termine, el procesador de sonido 24 termina la lectura de datos de la otra memoria intermedia 42 y transfiere los datos leídos al CPU anfitrión 14 como procesador anfitrión. Cuando la escritura de datos .... * rMMt.^?á en la memoria intermedia 41 ha terminado, el procesador de sonido 24 inicia la escritura de datos en la otra memoria intermedia 42 la cual está vacía. Por lo tanto, la transferencia de datos o la entrada de datos desde el procesador de sonido 24 a la memoria intermedia 40, siendo esto, la memoria intermedia 41 o la memoria intermedia 42, no se interrumpe. Cuando los datos son transferidos desde el procesador de sonido 24 al CPU anfitrión 14, ya que la transferencia de datos hacia la memoria intermedia 40 es controlada principalmente por el procesador de sonido 24, la carga impuesta en el CPU anfitrión 14 para el proceso de transferencia es mucho menor. En realidad, como se muestra en la FIGURA 17, hay disponibilidad de área de memoria 100 capaz de almacenar datos de sonido musical correspondiendo a las 14 memorias intermedias dobles 40 cada una comprendiendo memorias intermedias 41, 42 cada una teniendo una capacidad de almacenaje de 256 palabras, siendo esto, área de memoria para 512 palabras x 14 = 7168 palabras. De acuerdo con un proceso de transferencia DMA automático para transferir datos desde el procesador de sonido 24 hacia el CPU anfitrión 14, cuando todas las 14 memorias intermedias 41, por ejemplo, de las memorias intermedias dobles 40 se llenan de datos de sonido musical generados por el procesador de sonido 24, el procesador de sonido 24 envía una solicitud de transferencia de datos al DMAC 44 para escribir datos continuamente en las otras 14 memorias intermedias 42. 5 Cada vez que se recibe una solicitud de transferencia de datos, el DMAC 44 transfiere los datos en toda el área de memoria 100 de las memorias intermedias 40 a la memoria principal 16. Por lo tanto, ya que los datos que se están grabando en las 14 memorias intermedias 42 por el procesador 10 de sonido 24 son simultáneamente transferidos a la memoria principal 16," cuando se emite una solicitud de transferencia de datos, el procesador de sonido 24 especifica direcciones de las memorias intermedias 41 las cuales ya han estado llenas de datos escritos, y emite una señal de interrupción 15 al DMAC 44 para cada dirección especificada. De esta manera, los datos generados por el procesador de sonido 24 pueden ser transferidos a la memoria principal 16 con un mínimo número de interrupciones. De acuerdo con la presente invención, como se describe 20 arriba, en cuanto al procesador de destino de transferencia de datos cambia alternativamente las memorias intermedias para lectura y escritura de datos, el número de interrupciones emitidas al procesador fuente de transferencia de datos puede reducirse para disminuir la 25 carga sobre el procesador fuente de transferencia de datos.

Adicionalmente, debido a que el procesador de sonido musical cambia alternativamente las memorias intermedias para lectura y escritura de datos, el número de interrupciones emitidas al computador anfitrión puede reducirse para disminuir la carga sobre el procesador anfitrión. Además, los datos pueden ser transferidos desde el procesador de sonido musical hacia el procesador anfitrión con un número de interrupciones mínimo. Aunque ciertas modalidades preferentes de la presente invención han sido mostradas y descritas en detalle, se debe entender que se pueden efectuar varios cambios y modificaciones sin separarse del alcance de las Reivindicaciones anexas. -*»»amt ** ?¿ a l£ir.l j sutí:*!*.*.! - ..jj to..; . .-, . . . ;i . . ___ . __ , _. _. • » , i üte- á

Claims

REIVINDICACIONES Un aparato para transferencia de datos, que comprende: un procesador fuente de transferencia de datos (14); sustancialmente dos memorias intermedias (41), (42) las cuales pueden ser cambiadas alternadamente entre memorias de escritura y lectura; y un procesador de destino de transferencia de datos (24); el arreglo siendo tal que cuando el procesador fuente de transferencia de datos envía una instrucción para iniciar la transferencia de datos a dicho procesador destino de transferencia de datos, dicho procesador destino de transferencia de datos cambia una de dichas dos memorias intermedias a memoria de escritura y la otra de dichas dos memorias intermedias a memoria de lectura, y controla la lectura de datos de dichas dos memorias intermedias y la escritura de datos en dichas dos memorias intermedias. Un aparato de acuerdo con la reivindicación 1, en donde dicho procesador destino de transferencia de datos (24) comprende medios para especificar una de las memorias intermedias la cual no es memoria de lectura como la memoria de escritura y enviar una solicitud de transferencia de datos a dicho procesador fuente de transferencia de datos (14) cuando la instrucción de iniciar la transferencia de datos es enviada desde dicho procesador fuente de transferencia de datos, escribir datos en la memoria intermedia especificada como la memoria de escritura hasta que la memoria intermedia se llena y después esperar hasta que la memoria intermedia especificada como la memoria de lectura se vacía cuando los datos son transferidos desde dicho procesador fuente de transferencia de datos, enviar una solicitud de transferencia de datos a dicho procesador fuente de transferencia de datos, cambiar las memorias intermedias entre memoria de lectura y escritura, y controlar la lectura de datos de dichas memorias intermedias y la escritura de datos en dichas memorias intermedias cuando la memoria intermedia especificada como la memoria de lectura se vacía, y controlar continuamente la lectura de datos desde dichas memorias intermedias y la escritura de datos en dichas memorias intermedias hasta que todo el tamaño de datos transferidos ha sido escrito. Un aparato de acuerdo con la reivindicación 1, en donde dicho procesador destino de transferencia de datos (24) comprende medios para especificar una de las memorias intermedias la cual no es la memoria de lectura como la memoria de escritura y enviar una solicitud de transferencia de datos a dicho procesador fuente de transferencia de datos (14) cuando la instrucción de iniciar la transferencia de datos es enviada desde dicho procesador fuente de transferencia de datos, escribir un tamaño predeterminado de datos en la memoria intermedia especificada como la memoria de escritura y después esperar hasta que la memoria intermedia especificada como la memoria de lectura se vacía cuando dicho tamaño predeterminado de datos es transferido desde dicho procesador fuente de transferencia de datos, enviar una solicitud de transferencia de datos a dicho procesador fuente de transferencia de datos, cambiar las memorias intermedias entre memoria de lectura y escritura, y controlar la lectura de datos desde dichas memorias intermedias y la escritura de datos en dichas memorias intermedias cuando la memoria intermedia especificada como memoria de lectura se vacía, y controlar continuamente la lectura de datos desde las memorias intermedias y la escritura de datos en dichas memorias intermedias hasta que todo el tamaño de datos transferidos ha sido escrito. Un aparato de acuerdo con cualquiera de las reivindicaciones 1 a 3, en donde cada una de dichas dos memorias intermedias comprende una pluralidad de memorias intermedias (41L), (41R) , (42L) , (42R) . Un aparato de acuerdo con cualquiera de las reivindicaciones 1 a 4, en donde dicho procesador destino de transferencia de datos (24) comprende un procesador de sonido musical (24), y los datos transferidos comprende datos de sonido musical. Un sistema de transferencia de datos, que comprende: una barra de conexión (12) ; un procesador anfitrión (14) conectado a dicha barra de conexión; un procesador de sonido musical (24) conectado a dicha barra de conexión; y sustancialmente dos memorias intermedias (41), (42) las cuales pueden ser cambiadas alternadamente entre memorias de escritura y lectura, dichas memorias intermedias están conectadas a dicho procesador de sonido musical; el arreglo siendo tal que los datos de sonido musical son transferidos desde dicho procesador anfitrión por medio de dicha barra de conexión y dicho procesador de sonido musical a dichas memorias intermedias; dicho procesador de sonido musical comprende medios para cambiar una de dichas memorias intermedias a la memoria de escritura y la otra de dichas dos memorias intermedias a la memoria de lectura, y controlar la lectura de datos desde dichas memorias intermedias y la escritura de datos agí dichas dos memorias intermedias, cuando dicho procesador anfitrión envía una instrucción para iniciar la transferencia de datos a dicho procesador de sonido musical. Un sistema de transferencia de datos de acuerdo con la reivindicación 6, en donde dicho procesador de sonido musical (24) comprende medios para especificar una de las memorias intermedias la cual no es la memoria de lectura como la memoria de escritura y enviar una solicitud de transferencia de datos a dicho procesador anfitrión cuando la instrucción para iniciar la transferencia de datos es enviada desde dicho procesador anfitrión, escribir datos en la memoria intermedia especificada como la memoria de escritura hasta que la memoria intermedia se llena y después esperar hasta que la memoria intermedia especificada como la memoria de lectura se vacía cuando los datos son transferidos desde dicho procesador anfitrión, enviar una solicitud de transferencia de datos a dicho procesador anfitrión, cambiar las memorias intermedias entre memorias de lectura y escritura, y controlar la lectura de datos desde dichas memorias intermedias y la escritura de datos en dichas memorias intermedias cuando la memoria intermedia especificada como la memoria de lectura se vacía, y controlar continuamente la lectura de datos desde dichas memorias intermedias y la escritura de datos en dichas memorias intermedias hasta que todo el tamaño de datos transferidos ha sido escrito. 8. Un sistema de transferencia de datos de acuerdo con la reivindicación 6, en donde dicho procesador de sonido musical (24) comprende medios para especificar una de las memorias intermedias la cual no es la memoria de lectura como la memoria de escritura y enviar una solicitud de transferencia de datos a dicho procesador anfitrión cuando la instrucción de inicio de transferencia de datos es enviada desde dicho procesador anfitrión, escribir un tamaño de datos predeterminado en la memoria intermedia especificada como la memoria de lectura y después esperar hasta que la memoria intermedia especificada como la memoria de lectura se vacía cuando dicho tamaño de datos predeterminado es transferido desde dicho procesador anfitrión, enviar una solicitud de transferencia de datos a dicho procesador anfitrión, cambiar las memorias intermedias entre memorias de escritura y lectura, y controlar la lectura de datos desde dichas memorias intermedias y la escritura de datos en dichas memorias intermedias cuando la memoria intermedia especificada como la memoria de lectura se vacía, y t.Ji.ii.Jj.i. _Ü__tt«__ .. , ¿gi,.,. , . ,„ _ controlar continuamente la lectura de datos desde dichas memorias intermedias y la escritura de datos en dichas memorias intermedias hasta que todo el tamaño de datos transferidos ha sido escrito. 9. Un sistema de transferencia de datos de acuerdo con cualquiera de las reivindicaciones 6 a 8, en donde cada una de dichas dos memorias intermedias comprende una pluralidad de memorias intermedias (41L) , (41R) , (42L) , (42R) . 10. Un sistema de transferencia de datos de acuerdo con la reivindicación 9, en donde dicha pluralidad de memorias intermedias almacenan datos de sonido musical estereofónicos izquierdos y derechos. 11. Un sistema de transferencia de datos que comprende: una barra de conexión (12) ; un procesador anfitrión (14) conectado a dicha barra de conexión; un procesador de sonido musical (24) conectado a dicha barra de conexión; y sustancialmente dos memorias intermedias (41), (42) las cuales pueden ser cambiadas alternadamente entre memorias de escritura y lectura, dichas memorias intermedias están conectadas a dicho procesador de sonido musical; el arreglo siendo tal que los datos de sonido musical son transferidos desde dicho sonido musical a través de dicha barra de conexión a dicho procesador anfitrión; dicho procesador de sonido musical comprende medios para cambiar una de dichas memorias intermedias a la memoria de escritura y la otra de dichas dos memorias intermedias a la memoria de lectura, y controlar la lectura de datos desde dichas dos memorias intermedias y la escritura de datos en dichas dos memorias intermedias, cuando datos son transferidos a dicho procesador anfitrión. Un sistema de transferencia de datos de acuerdo con la reivindicación 11, en donde dicho procesador de sonido musical (24) comprende medios para, antes de terminar la escritura de datos en una de dichas memorias intermedias, terminar la lectura de datos de la otra memoria intermedia y transferir los datos leídos a dicho procesador anfitrión, e iniciar la escritura de datos en la otra memoria intermedia la cual está vacía cuando la escritura de datos en dicha memoria intermedia ha terminado. Un método de transferencia de datos en un sistema de transferencia de datos que tiene una barra de conexión (12), un procesador anfitrión (14) conectado a dicha barra de conexión, un procesador de salida (24) conectado a dicha barra de conexión, sustancialmente *** M^^^i* , « «U.^.. *. ^^M,. , „, , . _ .^ ^ „i dos memorias intermedias (41), (42), y un dispositivo de salida (28) conectado a dicho procesador de salida, que comprende los pasos de: transferir datos desde dicho procesador anfitrión a dicho procesador de salida hasta que una de dichas memorias intermedias se llena de datos; después, suspender temporalmente la transferencia de datos; leer datos desde la otra de dichas memorias intermedias con el procesador de salida y emitir los datos leídos desde el procesador de salida a dicho dispositivo de salida; cuando la otra memoria intermedia se vacía, establece la otra memoria intermedia como la memoria destino de transferencia y cancelar la suspensión temporal de la transferencia de datos; y reanudar la transferencia de datos desde dicho procesador anfitrión a dicha otra memoria intermedia. Un método de acuerdo con la reivindicación 13, en donde dichos datos comprenden datos de sonido musical.