MX2007005533A

MX2007005533A - Metodo y aparato para reducir la velocidad de procesamiento de un receptor de ecualizacion ea nivel de chip.

Info

Publication number: MX2007005533A
Application number: MX2007005533A
Authority: MX
Inventors: Kyle Jung-Lin Pan
Original assignee: Interdigital Tech Corp
Priority date: 2004-11-08
Filing date: 2005-10-19
Publication date: 2007-08-08
Also published as: US20060098717A1; NO20072885L; TWI313989B; US7257152B2; US20070002935A1; US20120195358A1; TW200629830A; US20090316765A1; KR100947001B1; JP2008519556A; TWI383629B; KR20070087143A; JP4564064B2; TW201018150A; US20070253396A1; US7573963B2; US7936807B2; US7116705B2; TW200711403A; WO2006052402A1

Abstract

Se proporciona un metodo y aparato para reducir la velocidad de procesamiento cuando se realiza la ecualizacion a nivel de chip (CLE) en un receptor de acceso multiple de division de codigo (CDMA) el cual incluye un filtro ecualizador. Las senales recibidas por al menos una antena del receptor son muestreadas M veces la velocidad del chip. Cada corriente de muestra se divide en M corrientes de datos de muestra a la velocidad del chip. La combinacion de trayectoria multiple preferiblemente se realiza en cada corriente de datos de muestra dividida. Las corrientes de datos de muestra despues se combinan en una corriente de datos de muestra combinada a la velocidad de chip. El filtro ecualizador realiza la ecualizacion sobre la corriente de muestra combinada a la velocidad de chip. Los coeficientes de filtro se ajustan al agregar un termino de correccion a los coeficientes de filtro utilizados por el filtro ecualizador para una repeticion previa.

Description

MÉTODO Y APARATO PARA REDUCIR LA VELOCIDAD DE PROCESAMIENTO DE UN RECEPTOR DE ECUALIZACIÓN A NIVEL DE CHIP CAMPO DE LA INVENCIÓN La presente invención se relaciona con un receptor de acceso múltiple de división de código (CDMA) . Más particularmente, la presente invención se relaciona con un método y aparato para reducir la velocidad de procesamiento cuando se realiza ecualización a nivel de chip (CLE) en el receptor CDMA.

ANTECEDENTES Los ecualizadores a nivel de chip son candidatos adecuados para receptores CDMA, tales como aquellos utilizados en unidades transmisoras/receptoras inalámbricas (WTRU) y estaciones de base . Un receptor CLE basado en cuadrado normalizado medio mínimo (NLMS) proporciona un funcionamiento superior para servicios de alta velocidad de datos tales como acceso a paquetes descendentes de alta velocidad (HSDPA) sobre un receptor RAKE. Un receptor NLMS típico consiste de un filtro ecualizador y un algoritmo NLMS. El filtro ecualizador típicamente es un filtro de respuesta de impulso finito (FIR) . El algoritmo NLMS se utiliza como el generador de coeficiente de bifurcación. Genera los coeficientes de bifurcación apropiados utilizados por el filtro ecualizador y los actualiza de manera apropiada y repetitiva en una base sincronizada. Típicamente, la generación de coeficientes de bifurcación incluye el cálculo de señal de error, el cálculo normal de vector y la integración de fuga para generar y actualizar los coeficientes de bifurcación. La alta complejidad del CLE se debe al procesamiento de sobremuestreo en la CLE . Una CLE típica incluye un filtrado ecualizador, actualización del vector de ponderación de bifurcación, cálculo del cuadrado de la normal del vector o similar, todas las cuales operan en dos o más tiempos de velocidad de chip. El procesamiento de sobremuestreo de dos veces la velocidad de chip induce dos veces tanta complejidad como un procesamiento sin sobremuestreo de velocidad de chip en el filtro ecualizador.

DESCRIPCIÓN BREVE DE LA INVENCIÓN La presente invención se relaciona con un método y aparato para reducir la velocidad de procesamiento cuando se realice CLE en un receptor CDMA el cual incluye un filtro ecualizador. Las señales recibidas por al menos una antena del receptor son muestreadas en M veces la velocidad de chip, en donde M es un número entero positivo. Cada corriente de muestra se divide en M corrientes de datos de muestra a la velocidad de chip. La combinación de trayectorias múltiples preferiblemente se realiza sobre cada corriente de datos de muestra de división. Las corrientes de datos de muestra después se combinan en una corriente de datos de muestra combinada a la velocidad de chip. El filtro ecualizador realiza la ecualización en la corriente de muestra combinada a la velocidad de chip. Se ajustan los coeficientes de filtro al agregar un término de corrección a los coeficientes de filtro utilizados por el filtro ecualizador para una repetición previa.

DESCRIPCIÓN BREVE DE LOS DIBUJOS Se puede obtener una comprensión más detallada de la invención a partir de la descripción siguiente, que se proporciona a modo de ejemplo y que debe entenderse junto con los dibujos anexos, en los que: la figura 1 es un diagrama de bloque de un receptor CDMA ejemplar configurado de acuerdo con una primera modalidad de la presente invención; la figura 2 es un diagrama de bloques de un receptor de CDMA ejemplar configurado de acuerdo con una segunda modalidad de la presente invención; la figura 3A y 3B tomadas juntas, son un diagrama de bloque de un receptor CDMA ejemplar configurado de acuerdo con una tercera modalidad de la presente invención; Y la figura 4 es un diagrama de flujo de un procedimiento para implementar el procesamiento sin sobremuestreo en un receptor CDMA de acuerdo con la presente invención.

DESCRIPCIÓN DETALLADA DE LAS MODALIDADES PREFERIDAS Las modalidades preferidas se describirán con referencia a las figuras de los dibujos en donde números similares representan elementos similares a través de los mismos . A continuación, la terminología "WTRU" incluye, pero no se limita a equipo de usuario (UE) , una estación móvil, una computadora personal, un asistente de datos personal (PDA), una unidad de suscriptor fija o móvil, un localizador o cualquier otro tipo de dispositivo capaz de funcionar en un ambiente inalámbrico. Cuando se hace referencia en lo siguiente, la terminología "estación de base" incluye pero no se limita a un punto de acceso (AP) , un nodo B, un controlador de sitio o cualquier otro tipo de dispositivo de interconexión en un ambiente inalámbrico. Las características de la presente invención se pueden incorporar en un circuito integrado (IC) o se pueden configurar en un circuito que comprende una multitud de componentes de interconexión.

En lo siguiente se explicará la presente invención con referencia a un algoritmo NLMS. No obstante, debe hacerse notar que se puede utilizar cualquier tipo de ecualización adaptable o filtrado, tal como el cuadrado medio mínimo (LMS) , el algoritmo de Griffith, el cálculo de canal basado en NLMS (CE-NLMS) y otros algoritmos repetitivos o recursivos. La figura 1 es un diagrama de bloques de un receptor 100 CDMA ejemplar configurado de acuerdo con una primera modalidad de la presente invención. El receptor 100 CDMA incluye por lo menos una antena 102, un muestreador 104, un convertidor 106 serial a paralelo (S/P) , dos combinadores 108A, 108B de trayectoria múltiple, un combinador 110 de sobremuestreado y un ecualizador 112 NLMS de procesamiento sin sobremuestreado de lx velocidad de chip. El ecualizador 112 NLMS incluye un filtro 114 ecualizador y un generador 116 de coeficientes de bifurcaciones . Las señales son recibidas por la antena 102 y son muestreadas por el muestreador 104 a dos veces la velocidad de chip. El muestreador 104 transmite una corriente 105 de datos de muestra la cual es dividida en una corriente 107A de dato de muestra impar y una corriente 107B de datos de muestra par por el convertidor 106 S/P. Por lo tanto, la velocidad de chip de la salida de señales por el convertidor 106 S/P es una vez (lx) la velocidad de chip. Las corrientes de datos de muestra 107A y 107B par e impar se suministran en los combinadores 108A, 108B de trayectoria múltiple respectivos. La trayectoria múltiple es la dispersión de señal en el dominio de tiempo debido a la reflexión de señal desde los objetos. La misma señal puede llegar al receptor en momentos diferentes (debido a la reflexión) , ya sea antes o después (en base en las distancias de reflexión) , y con amplitudes y fases diferentes debido a la extinción. Los combinadores 108A, 108B de trayectoria múltiple recolectan y combinan una señal original con su señal de dispersión retrasada (señal de trayectoria múltiple o duplicados retrasados) para mejorar la calidad de recepción. Cada una de las corrientes 107A, 107B de datos de muestra tiene una corriente de muestra y una o más corrientes de muestra retrasadas . El número de corrientes de datos de muestras retrasadas depende del número de trayectorias múltiples que experimenta la señal original . Los combinadores 108A y 108B de trayectoria múltiple combinan la trayectoria múltiple o los duplicados retrasados de las corrientes 107A, 107B de datos de señal. Se puede utilizar combinación de relación máxima (MRC) para combinación de trayectorias múltiples. Las corrientes 109A y 109B de datos de señal combinados de trayectorias múltiples son transmitidas por los combinadores 108A y 108B de trayectoria múltiple respectivos y después se alimentan a un combinador 110 de sobremuestreo. El combinador 110 de sobremuestreo combina las corrientes 109A y 109B de señal combinado de trayectorias múltiples y produce una corriente 111 de datos de muestra combinados a una vez (Ix) la velocidad de chip. La corriente 111 de muestra combinada se alimenta al filtro 114 ecualizador y al generador 116 de coeficientes de bifurcaciones. Se puede utilizar un filtro coincidente (MF) como los combinadores 108A y 108B de trayectoria múltiple y el combinador 110 de sobremuestreo. Los parámetros xn''° , xn''e y H1'0, H1 , e se indican como el vector de señal recibida y la matriz de repuesta de canal para secuencias sobremuestreadas impares y pares, respectivamente. Se indica el vector xn co como un vector de señal combinado después de trayectoria múltiple y combinación de sobremuestreo. Suponiendo que se utiliza un filtro coincidente para combinación de trayectoria múltiple y sobremuestreo, la señal combinada se puede expresar como sigue : x,hC0 =Hl-°" xl'° +H " x +H2'0" x2'° +H2'e" x2 . Ecuación (1) Después de que se realiza la combinación de la señal, se forma una corriente 111 de señal mejorada y es alimentada al filtro 114 ecualizador para realizar la ecualización para eliminar la interferencia tal como la interferencia entre símbolos (ISI) y la interferencia de acceso múltiple (MAI) . El filtro 114 ecualizador preferiblemente es un filtro de respuesta de impulso finito (FIR) que comprende una línea de retraso de bifurcación con coeficientes de bifurcación de L bifurcaciones. El ecualizador 112 NLMS se puede describir en término de actualizaciones de ponderación como sigue: > Ecuación 2 en donde vPneo es el vector de ponderación de bifurcación y d[n] es la señal de referencia en el tiempo n. De acuerdo con la presente invención, el filtro 114 ecualizador opera a 1* velocidad de chip y no tiene procesamiento de sobremuestreo. Por lo tanto, el número ^de bifurcaciones del filtro 114 ecualizador es menor que aquel que se requiere en un filtro ecualizador de la técnica anterior con 2? de velocidad de chip de procesamiento. El filtro 114 ecualizador requiere ' únicamente la mitad del número de bifurcaciones en el filtro ecualizador de 2? la velocidad de chip. El generador 116 de coeficientes de bifurcación incluye multiplicadores 118, 124, un adicionador 130, un convertidor 122 de serial a paralelo (S->P) a vector, un acumulador 126 de vector, un generador 128 de término de corrección y un acumulador 132 de chip. La salida del filtro 114 ecualizador se descodifica vía el multiplicador 118. La salida del multiplicador 118 se acumula por el acumulador 132 de chip a un período predeterminado (por ejemplo para chip igual a un factor de compresión de canal de señal piloto' común (CPICH) ) . La salida del resultado acumulado por el acumulador 132 de chip se resta de la señal 129 piloto de referencia vía el adicionador 130 para generar una señal 131 de error, representada por una variable e, la cual se utiliza por el generador 128 de término de corrección para generar los términos 134 de corrección. La corriente 111 de datos de muestra introducidos combinada se convierte a vectores L de longitud por el convertidor 122 S->P a vector y se descodifica por el muíiplicador 124. Los vectores de entrada descodificados se acumulan por un período predeterminado; (por ejemplo, para chips iguales a un factor de compresión CPICH) por el acumulador 126 de vectores para generar vectores 127 actualizados. Los vectores 127 actualizados son enviados al generador 128 de término de corrección. Para generar términos de corrección para actualizaciones de coeficiente de bifurcación, se requieren las entradas para µp , e, y Xud . El término µp es el tamaño de etapa. El término e, es la señal de error la cual es la diferencial de señal entre una señal ecualizada y una señal de referencia, la cual típicamente se utiliza en forma de una señal piloto. El término Xud es la señal recibida después de descodificación y compresión. El término es la norma de la señal descodificada y comprimida Xud . Se utiliza la ecuación (2) para el algoritmo de repetición y las actualizaciones de coeficiente de bifurcación. El generador 128 de término de corrección puede generar los términos 134 de corrección en base en el x . término de corrección a -e-— - --• el cual es adicionado, en el X ud [ filtro 114 ecualizador, a los coeficientes de filtro de la repetición previa para generar coeficientes de filtro actualizados para la siguiente repetición. De manera alternativa, el generador 128 de término de corrección puede generar los términos 134 de * x . corrección en base en el termino de corrección µ -e- — .

La variable ? es un número relativamente pequeño que se utiliza para mejorar las propiedades numéricas y evitar el sobreflujo en el cálculo de un punto fijo cuando se genera el término de corrección.

La figura 2 es un diagrama de bloques de un receptor 200 CDMA ejemplar configurado de acuerdo con una segunda modalidad de la presente invención. El receptor 200 CDMA incluye dos antenas 202A y 202B, dos muestreadores 204A y 204B, dos convertidores 206A y 206B S/P, cuatro combinadores de trayectoria múltiple 208A, 208B, 208C y 208D, dos combinadores 210A y 210B de sobremuestreo, un combinador 212 de diversidad de antena y el ecualizador 112 NLMS de 'procesamiento sin sobremuestreo de lx la velocidad de chip descrito en lo anterior con respecto a la figura 1. Las señales son recibidas por las antenas 202A, 202B y se muestrean respectivamente por los muestreadores 204A, 204B, a dos veces (2x) la velocidad de chip. El muestreador 204A transmite una corriente 205A de datos de muestra la cual se divide en una corriente 207A de datos de muestra impar y una corriente 207B de datos de muestra par por el convertidor 206A S/P a una vez (lx) la velocidad de chip. El muestreador 204B transmite una corriente 205B de datos de muestra, la cual se divide en una corriente 207C de datos de muestra impar y una corriente 207D de datos de muestra par por el promotor 206B S/P en una vez (Ix) la velocidad de chip . La corriente 207A de datos de muestra impar y la corriente 207B de datos de muestra par se suministran en los combinadores 208A, 208B de trayectoria múltiple respectivos. Los combinadores 208A, 208B de trayectoria múltiple combinan respectivamente los replicados de trayectoria múltiple o retrasados de las corrientes 207A, 207B de datos de señal. Se puede utilizar la combinación de relación máxima (MRC) para la combinación de trayectorias múltiples. Las corrientes 209A y 209B de datos de señal combinada de trayectoria múltiple son transmitidos por los combinadores 208A y 208B de trayectoria múltiple respectivos a una vez (lx) la velocidad de chip y después se suministran a un combinador 210A de sobremuestreo. El combinador 210A de sobremuestreo combina las corrientes 209A y 209B de señal combinada de trayectoria múltiple y produce una primera corriente 211A de datos de muestra combinada en una vez (lx) la velocidad de chip. La corriente 207C de datos de muestra impar y la corriente 207D de datos de muestra par se suministran en los combinadores 208C, 208D de trayectoria múltiple respectivos. Los combinadores 208C, 208D de trayectoria múltiple combinan respectivamente los duplicados de trayectoria múltiple o retrasados de las corrientes 207C, 207D de datos de señal. Se puede utilizar MRC para combinación de trayectorias múltiples. Las corrientes 209C y 209D de datos de señal combinados de trayectoria múltiple se transmiten por los combinadores 208C y 208D de trayectoria múltiple respectivos en una vez (lx) la velocidad de chip y después se suministran a un combinador 210B de sobremuestreo. El combinador 210B de sobremuestreo combina las corrientes 209C y 209D de señal combinada de trayectoria múltiple y produce una segunda corriente 211B de datos de muestra combinada a una vez (lx) la velocidad de chi . La corriente 211A y 211B de datos de muestra combinada se combinan por el combinador 212 de diversidad de antena y la salida 214 combinada del combinador 212 de diversidad de antena se suministra dentro del filtro 114 ecualizador y el generador 116 de coeficientes de bifurcaciones de Ix la velocidad de chip del ecualízador 112 de NLMS de procesamiento sin sobremuestreo. Las figuras 3A y 3B tomadas juntas son un diagrama de bloque de un receptor 300 CDMA ejemplar configurado de acuerdo con una tercera modalidad de la presente invención. La tercera modalidad es una extensión de la primera y segunda modalidades a N antenas y Mx sobremuestreo, en donde N y M son números enteros positivos. El receptor CDMA 300 incluye M antenas 302?-302N, N muestreadores 340X-304N, N convertidores S/P 306?~306N (es decir, divisores) , N x M combinadores de trayectoria múltiple 308n-308NM, N combinadores 310X-310N de sobremuestreo, un combinador 312 de diversidad de antena y un ecualizador 112 NLMS de procesamiento sin sobremuestreo de lx velocidad de chip descrito en lo anterior con respecto a la figura 1. Las señales son recibidas por las antenas 302i-302N y se muestrean respectivamente por los muestreadores 304X-304N en M veces (Mx) la velocidad de chip (es decir, la primera secuencia de muestra, la segunda secuencia de muestra, ... , la Mésima secuencia de muestra) . En respuesta a la recepción de una señal de la antena 302?, el muestreador 304x genera una corriente 305x de datos de muestra la cual se divide en M secuencias de muestra 3071;L-3071M por el convertidor S/P 306? (es decir, un divisor) , a una vez (lx) la velocidad de chip. Los componentes de trayectoria múltiple de cada secuencia de muestra M receptiva 307n-307?M se combinan por los combinadores 308n-3081M de trayectoria múltiple los cuales generan una corriente 309n-309?M de sobremuestreo respectiva que se suministra al combinador 310? de sobremuestreo. El combinador 310? de sobremuestreo combina las corrientes 309n-309?M sobremuestreadas en una corriente 3ll? sobremuestreada combinada la cual después se suministra al combinador 312 de diversidad de antena. En respuesta a la recepción de una señal de la antena 3022, el muestreador 3042 genera una corriente 3052 de datos de muestra la cual se divide en M secuencias de muestra 3072I-3072M por el convertidor S/P 3062 (es decir, un divisor) una vez (lx) la velocidad de chip. Todos los componentes de trayectoria múltiple de cada secuencia de muestra M respectiva 3072I-3072M se combinan por uno de los combinadores de trayectoria múltiple respectiva 3082I-3082M el cual genera una corriente de sobremuestreo respectiva 3092I-3092M que es suministrada al combinador 3102 de sobremuestreo. El combinador 3102 de sobremuestreo combina las corrientes sobremuestreadas 3092I-3092M en una corriente 3112 sobremuestreada combinada la cual se suministra al combinador 312 de diversidad de antena. En respuesta a recibir una señal desde la antena 302N, el muestreador 304N genera una corriente 305N de datos de muestra la cual se divide en M secuencias de muestra 307N?-307NM por el convertidor S/P 306N (es decir, un divisor) en una vez (lx) la velocidad de chip. Todos los componentes de trayectoria múltiple de cada secuencia de muestra M respectivos 307N1-307NM se combinan por uno de los combinadores de trayectoria múltiple respectivos 308N?-308NM el cual genera una corriente sobremuestreada respectiva 309N?-309NM que es suministrada al combinador de sobremuestreo 310N. El combinador de sobremuestreo 310N combina las corrientes sobremuestreadas 309N?-309NM en una corriente sobremuestreada combinada 311N la cual después se suministra al combinador 312 de diversidad de antena. El combinador 312 de diversidad de antena combina las corrientes sobremuestreadas combinadas 311a-311N en una corriente de datos de muestra de diversidad de antena 314 a la velocidad de chip. La corriente 314 de datos de muestra de diversidad de antena se introduce al filtro 114 ecualizador y el generador 116 de coeficientes de bifurcaciones del ecualizador 112 del procesamiento NLMS sin sobremuestreo de lx la velocidad de chip . La descripción siguiente se relaciona con un receptor dirigida a señal piloto comprimida. Como una alternativa, el receptor puede ser un receptor dirigida a señal piloto no comprimida. En tal caso no s realiza acumulación de muestras descodificadas. La figura 4 es un diagrama de flujo de un proceso 400 que incluye etapas de métodos para implementar procesamiento sin sobremuestreo de acuerdo con la presente invención. En la etapa 402 se reciben las señales utilizando N antenas 302?-302?, en donde N es un número entero ' positivo . En la etapa 404 se genera una corriente de datos de muestra 305?-305? para cada una de las N antenas 302?-302? en M veces la velocidad de chip en base en las señales recibidas, en donde M es un número entero positivo. En la etapa 406, cada corriente de datos de muestra 305].-305? se divide en M secuencias de muestra 307n-307?M, 30721-3072M, 307??-307?M a la velocidad de chip. En la etapa 408, los componentes de trayectoria múltiple de cada secuencia de muestras respectivas 307n-3071M, 3072?-3052 , 307N1-305NM se combinan para generar una corriente sobremuestreada respectiva 309n-309?M, 30921-3092M, 309N1-309NM. En la etapa 410, las corrientes sobremuestreadas 309n~309?M, 3092?-3092M, 309N?-309NM relacionados con M secuencias de muestra 307n-3071M, 3072?-3072 , 307N?-307NM se combinan para generar una corriente sobremuestreada combinada 311?.-311N. En la etapa 412, las corrientes sobremuestreadas combinadas 311?-3UN de las N antenas se combinan para generar una corriente 314 de datos de muestra de diversidad de antena. En la etapa 414 se realiza la ecualización en una corriente 314 de datos de muestra de diversidad de antena con un filtro 114 ecualizador a la velocidad de chip. En la etapa 416, los coeficientes de filtro del filtro ecualizador se ajustan al agregar un término 134 de corrección de coeficiente de filtro a coeficientes de filtro utilizados para una repetición previa. El término 134 de corrección de coeficientes de filtro se genera de acuerdo con una señal 131 de error la cual se genera al comparar una salida del filtro ecualizador con una señal de referencia. Aunque la presente invención se ha descrito en términos de la modalidad preferida, otras variaciones las cuales están dentro del alcance de la invención como se indica en las reivindicaciones siguientes serán evidentes para aquellos expertos en la técnica.

Claims

REIVINDICACIONES 1. Receptor de acceso múltiple de división de código (CDMA) que comprende: (a) una antena para recibir señales; (b) un muestreador acoplado a la antena y que genera una corriente de datos de muestra a M veces la velocidad del chip en base en las señales recibidas, en donde M es un número entero positivo; (c) un convertidor serial a paralelo (S/P), el convertidor S/P se acopla al muestreador para dividir la corriente de datos de muestra en M corrientes de muestra a la velocidad de chip; (d) un combinador para combinar las corrientes de muestra divididas en una corriente de datos de muestra combinada a - la velocidad de chip; (e) un ecualizador para procesar la corriente de datos de muestra combinada a la velocidad de chip; y (f) una pluralidad de . combinadores de trayectoria múltiple para combinar la trayectoria múltiple o los duplicados retrasados de cada salida de corriente de datos de muestra de convertidor S/P.
2. Receptor como se describe en la reivindicación 1 , en donde el ecualizador (e) comprende: (el) un filtro ecualizador para procesar la corriente de datos de muestra combinada con los coeficientes de filtro; y (e2) un generador de coeficiente de bifurcación para generar por lo menos un término de corrección de coeficiente de filtro para uso por el filtro ecualizador.
3. Receptor como se describe en la reivindicación 1, en donde M es igual a 2, y el convertidor S/P divide la corriente de datos de muestra en una corriente de datos de muestra impar y una corriente de muestra de datos par.
4. Receptor como se describe en la reivindicación 2, en donde el término de corrección de coeficiente de filtro se genera en base en una secuencia de señal piloto comprimida.
5. Receptor como se describe en la reivindicación 2, en donde el término de corrección de coeficiente de filtro se genera en base en una secuencia de señal piloto no comprimida.
6. Receptor como se describe en la reivindicación 2, en donde el generador de coeficientes de bifurcación genera el término de corrección de coeficiente de filtro utilizando el algoritmo de cuadrada normalizada media minima (NLMS) .
7. Receptor como se describe en la reivindicación 2, en donde el generador de coeficiente de bifurcación genera el término de corrección de coeficiente de filtro utilizando el algoritmo de cuadrado medio mínimo (LMS) .
8. Receptor de acceso múltiple de división de código (CDMA) que comprende: (a) una pluralidad de antenas para recibir señales; (b) una pluralidad de muestreadores para generar una corriente de datos de muestra a M veces la velocidad de chip en base en las señales recibidas, en donde M es un número entero positivo y cada muestreador se asocia con una de las antenas particulares; (c) una pluralidad de divisores para dividir la corriente de datos de muestra en M secuencias de muestra a la velocidad de chip, cada divisor se acopla a uno de los muestreadores respectivos; (d) una pluralidad de combinadores de trayectoria múltiple para combinar los componentes de trayectoria múltiple de cada secuencia de muestras respectivas para generar una corriente sobremuestreada respectiva, cada combinador de trayectoria múltiple está configurado para recibir una de las corrientes sobremuestreadas respectivas; (e) una pluralidad de combinadores de sobremuestreado para combinar las corrientes sobremuestreadas asociadas con las secuencias de muestra generadas por uno de los divisores respectivos en una corriente sobremuestreada combinada; (f) un combinador de diversidad de antena para combinar la corriente sobremuestreada combinada de cada una de las antenas para generar una corriente de datos de muestras de diversidad de antena; y (g) un ecualizador para ecualizar la corriente de datos de muestra de diversidad de antena a la velocidad de chip.
9. Receptor como se describe en la reivindicación 8, en donde el ecualizador (g) comprende: (gl) un filtro ecualizador para procesar la corriente de datos de muestra combinada con los coeficientes de filtro; y(g2) un generador de coeficientes de bifurcación para generar por lo menos un términos de corrección de coeficiente de filtro para uso por el filtro ecualizador.
10. Receptor como se describe en la reivindicación 9, en donde el término de corrección de coeficiente de filtro se genera en base en una secuencia de señal piloto comprimida.
11. Receptor como se describe en la reivindicación 9, en donde el término de corrección de coeficiente de filtro se genera en base en una secuencia de señal piloto no comprimida.
12. Receptor como se describe en la reivindicación 9, en donde el generador de coeficientes de bifurcación genera el término de corrección de coeficiente de filtro utilizando un algoritmo de cuadrado normalizado de media mínima (NLMS) .
13. Receptor como se describe en la reivindicación 9, en donde el generador de coeficientes de bifurcación genera el término de corrección de coeficiente de filtro utilizando el algoritmo de cuadrado medio mínimo (LMS) .
14. Receptor como se describe en la reivindicación 8, en donde los divisores son convertidores seriales a paralelo (S/P) .
15. En un receptor de acceso múltiple de división de código (CDMA) que incluye un filtro ecualizador y N antenas, un método para reducir la velocidad de procesamiento cuando se realiza ecualización a nivel de chip (CLE) en el receptor CDMA, el método comprende: (a) recibir señales utilizando las N antenas, en donde N es un número entero positivo; (b) para cada una de las N antenas, generar una corriente de datos de muestra a M veces la velocidad chip en base en las señales recibidas, en donde M es un número entero positivo; (c) dividir la corriente de datos de muestra en M secuencias de muestra a la velocidad de chip; (d) combinar los componentes de trayectoria múltiple de cada una de la secuencia de muestras respectiva para generar una corriente sobremuestreada respectiva; (e) combinar las corrientes sobremuestreadas asociadas con las secuencias de muestra en una corriente sobremuestreada combinada; y (f) combinar la corriente sobremuestreada combinada de cada una de las N antenas para generar una corriente de datos de muestra de diversidad de antena.
16. Método como se describe en la reivindicación 15, que comprende además: (g) realizar ecualización de la corriente de datos de muestra de diversidad de antena con el filtro ecualizador a la velocidad de chip; y (h) ajustar los coeficientes de filtro del filtro ecualizador al agregar un término de corrección de coeficiente de filtro a los coeficientes de filtro utilizados para repetición previa .
17. Método como se describe en la reivindicación 16, en donde el término de corrección de coeficiente de filtro se genera en base en la secuencia de señal piloto comprimida.
18. Método como se describe en la reivindicación 16, en donde el término de corrección de coeficiente de filtro se genera en base en la secuencia de señal piloto no comprimida.
19. Método como se describe en la reivindicación 16, en donde el término de corrección de coeficiente de filtro se genera utilizando un algoritmo de cuadrado normalizado medio mínimo (NLMS).
20. Método como se describe en la reivindicación 16, en donde el término de corrección de coeficiente de filtro se genera utilizando un algoritmo de cuadrado medio mínimo (LMS) .
21. Circuito integrado (IC) utilizado junto con un receptor de acceso múltiple de división de código (CDMA) que tiene una antena para recibir señales, el IC comprende: (a) un muestreador acoplado a la antena y que genera una corriente de datos de muestra a M veces la velocidad de chip en base en las señales recibidas, en donde M es un número entero positivo; (b) un convertidor serial a paralelo (S/P) , el convertidor (S/P) se acopla al muestreador para dividir la corriente de datos de muestra en M corrientes de muestra a la velocidad de chip; (c) un combinador para combinar las corrientes de muestra divididas en una de las corrientes de datos de muestra combinadas a la velocidad de chip; (d) un ecualizador para procesar la corriente de datos de muestra combinados a la velocidad de chip; y (e) una pluralidad de combinadores de trayectoria múltiple para combinar duplicados de trayectoria múltiple o retrasados de cada salida de corriente de datos de muestra del convertidor S/P.
22. IC como se describe en la reivindicación 21, en donde el ecualizador (d) comprende: (di) un filtro ecualizador para procesar una corriente de datos de muestra combinada con coeficientes de filtro; y (d2) un generador de coeficientes de bifurcación para generar por lo menos un término de corrección de coeficiente de filtro para uso por el filtro ecualizador.
23. IC como se describe en la reivindicación 21, en donde M es igual a 2 y el convertidor S/P divide la corriente de datos de muestra en una corriente de datos de muestra impar y una corriente de muestra de datos par.
24. IC como se describe en la reivindicación 22, en donde el término de corrección de coeficiente de filtro se genera en base en una secuencia de señal piloto comprimida .
25. IC como se describe en la reivindicación 22, en donde el término de corrección de coeficiente de filtro se genera en base en una secuencia de señal piloto no comprimida .
26. IC como se describe en la reivindicación 22, en donde el generador de coeficiente de bifurcación genera el término de corrección de coeficiente de filtro utilizando un algoritmo de cuadrado normalizado medio mínimo (NLMS) .
27. IC como se describe en la reivindicación 22, en donde el generador de coeficiente de bifurcación genera el término de corrección de coeficiente de filtro utilizando el algoritmo de cuadrado medio mínimo (LMS) .
28. IC como se describe en la reivindicación 21, en donde el IC y el receptor CDMA se incorporan en una unidad transmisora/receptora inalámbrica ( TRÜ) .
29. IC como se describe en la reivindicación 21, en donde el IC y el receptor CDMA se incorporan en una estación de base.
30. Circuito integrado (IC) utilizado junto con un receptor de acceso múltiple de división de código (CDMA) que tiene N antenas para recibir señales, el IC comprende: (a) una pluralidad de muestreadores para generar una corriente de datos de muestra a M veces la velocidad de chip en base en las señales recibidas, en donde M es un número entero positivo y cada muestreador está asociado con una de las antenas particulares; (b) una pluralidad de divisores para dividir la corriente de datos de muestra en M secuencias de muestra a la velocidad de chip, cada divisor está acoplado a uno de los muestreadores respectivos; (c) una pluralidad de combinadores de trayectoria múltiple para combinar los componentes de trayectoria múltiple de cada secuencia de muestra respectiva para generar una corriente sobremuestreada respectiva, cada combinador de trayectoria múltiple está configurado para recibir una de las corrientes sobremuestreadas respectivas; (d) una pluralidad de combinadores de sobremuestreo para combinar las corrientes sobremuestreadas asociadas con las secuencias de muestra generadas por uno de los divisores respectivos en una corriente sobremuestreada combinada; (e) un combinador de diversidad de antenas para combinar la corriente sobremuestreada combinada de cada una de las N antenas para generar una corriente de datos de muestra de diversidad de antena; y (f) un ecualizador para ecualizar la corriente de datos de muestra de diversidad de antena en la velocidad de chip.
31. IC como se describe en la reivindicación 30, en donde el ecualizador (f) comprende: (fl) un filtro ecualizador para procesar una de las corrientes de datos de muestra combinada con los coeficientes de filtro; y (f2) un generador de coeficiente de bifurcación para generar por lo menos un término de corrección de coeficiente de filtro para uso por el filtro ecualizador.
32. IC como se describe en la reivindicación 31, en donde el término de corrección de coeficiente de filtro se genera en base en una secuencia de señal piloto comprimida.
33. IC como se describe en la reivindicación 31, en donde el término de corrección de coeficiente de filtro se genera en base en una secuencia de señal piloto no comprimida.
34. IC como se describe en la reivindicación 31, en donde el generador de coeficientes de bifurcación genera el término de corrección de coeficiente de filtro utilizando el algoritmo de cuadrado normalizado medio mínimo (NLMS) .
35. IC como se describe en la reivindicación 31, en donde el generador de coeficientes de bifurcación genera el término de corrección de coeficiente de filtro utilizando el algoritmo de cuadrado medio mínimo (LMS).
36. IC como se describe en la reivindicación 30, en donde los divisores son convertidores serial a paralelo (S/P) .
37. IC como se describe en la reivindicación 30, en donde el IC y el receptor CDMA se incorporan en una unidad transmisora/receptora inalámbrica (WTRU) .
38. IC como se describe en la reivindicación 30, en donde el IC y el receptor CDMA se incorporan en la estación de base.