KR980012499A - 반도체장치의 강유전체 캐패시터 및 그 제조방법 - Google Patents

반도체장치의 강유전체 캐패시터 및 그 제조방법 Download PDF

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Abstract

신규한 반도체장치의 강유전체 캐패시터 제조방법이 개시되어 있다. 반도체기판의 소정 도전성 부위에 접속되어 하부전극이 형성되고, 그 위에 강유전체막이 형성된다. 상기 강유전체막 상에 티타늄산화막(TiO2)이 형성 되고, 그 위에 상부전극이 형성된다. TiO2막이 강유전체와 상부전극 모두에 대해 부착력이 좋으므로, 상부전극의 들뜸 현상이 발생하지 않고 캐패시터의 특성이 향상된다.

Description

반도체장치의 강유전체 캐패시터 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 강유전체(ferroelectric) 메모리소자의 제작에 있어서 강유전체와 전극과의 부착력(adhesion)을 향상시킬 수 있는 반도체장치의 강유전체 캐패시터 및 그 제조방법에 관한 것이다.
반도체 메모리소자의 집적도가 증가함에 따라, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 즉, ①유전체막을 박막화하는 방법, ② 커패시터의 유효면적을 증가시키는 방법, 및 ③ 유전상수가 큰 물질을 사용하는 방법이 그것이다.
이 중, 첫 번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어렵다는 단점이 있다.
두 번째 방법은, 3차원 구조의 커패시터를 제조하기 위하여 공정이 복잡해지고 이에 따라 공정단가가 상승하게 되는 단점이 있다.
따라서, 최근에는 세 번째 방법인, 유전율이 큰 페로브스카이트(perovskite) 구조의 강유전체, 예컨대 PZT(PbZrTiO3)나 BST (BaSrTiO3) 계열을 유전체막으로서 사용하는 방법이 제안되고 있다. 강유전체는 기존의 실리콘산화막, 실리콘질화막, 또는 산화탄탈륨(Ta2O5)막과는 달리 자발분극(spontaneous polarization) 현상을 갖고, 유전상수가 벌크(bulk) 상태에서 보통 수백∼1,000 정도인 물질을 말한다. 이러한 강유전체를 유전체막으로 사용하는 경우, 상기 강유전체를 500Å 이상의 후막(厚膜)으로 형성하여도 등가-산화막 두께(equivalent oxide thickness)를 10Å 이하로 박막화할 수 있다는 장점이 있다. 이러한 강유전체를 캐패시터의 유전막으로 사용하기 위해서는 강유전체의 상하에 형성되는 전극 물질이 중요한데, 상기 PZT나 BST 계열의 강유전체를 사용할 때 커패시터의 전극을 구성하는 물질은, 「① 전극 위에서 페로브스카이트 구조의 형성이 가능할 것, ② 전극과 강유전체막과의 계면에 저유전체막이 생성되지 않아야 할 것. ③ 실리콘 또는 강유전체의 구성 원자들간에 상호확산이 일어나지 않을 것. ④ 전극의 패턴닝이 용이해야 할 것.」 등의 조건들을 만족하여야 한다. 현재 BST 및 PZT의 전극물질로는 플라티늄(Pt), 루테늄(Ru), 이리듐(Ir) 등의 귀금속 금속, 즉 내열성 금속 및 산하루테늄(RuO2)이나 산화이리듐(IrO2) 등의 도전성 산화물이 연구되고 있는데, 이 중에서 플라티늄(Pt)이 가장 많이 사용되고 있다.
도 1은 종래 방법에 의한 강유전체 캐패시터의 구조를 나타내는 단면도이다.
도 1을 참조하면, BPSG(borophosphosilicate glass)와 같은 절연막(10)이 형성되어 있는 반도체기판(도시되지 않음)의 상기 절연막(10)에 기판의 도전성부위와 캐패시터의 하부전극을 접속시키기 위한 콘택홀(도시되지 않음)을 형성한 후, 상기 콘택홀을 매립하도록 도전물질을 증착하여 콘택 플러그(도시되지 않음)를 형성한다. 이어서, 상기 콘택 플러그를 구성하고 있는 도전물질과 캐패시터의 하부전극 물질과의 반응을 억제하기 위해, 예컨대 티타늄나이트라이드(TiN)를 증착하여 장벽층(barrier layer)(12)을 형성한다. 상기 장벽층(12) 위에 플라티늄을 스퍼터링법으로 증착하여 하부전극(14)을 형성한 후, 그 위에 PZT 또는 BST로 이루어진 강유전체막(16)을 형성한다. 상기 강유전체막(16) 상에 다시 플라티늄을 스퍼터링법으로 증착하여 상부전극(18)을 형성한 후, 포토리소그라피 공정으로 상기 상부전극(18) 및 강유전체막(16)을 동시에 패턴닝한다.
상술한 종래의 강유전체 캐패시터 제조방법에 의하면, 다음과 같은 문제점들이 발생한다.
첫째, 강유전체막과 상부전극과의 부착력이 좋지 않기 때문에 후속공정 진행 후 상부전극의 들뜸(lifting) 현상이 발생하기 쉽다. 즉, 상기 상부전극의 패턴닝시 그 들뜸이 발생하며, 캐패시터의 완성 후 층간절연막을 두껍게 증착할 때도 막질 간의 스트레스로 인하여 상부전극의 들뜸 현상이 계속 심화된다.
둘째, 상부전극과 강유전체막과의 부착력 불량으로 인하여 캐패시터의 특성이 열화된다.
셋째, 상부전극의 증착시 스퍼터링에 의해 PZT와 같은 강유전체막이 손상을 입는다.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점들을 해결할 수 있는 반도체장치의 강유전체 캐패시터를 제공하는데 있다.
본 발명의 따른 목적은 상기 캐패시터를 제조하는데 특히 적합한 반도체장치의 강유전체 캐패시터 제조방법을 제공하는데 있다.
제1도는 종래방법에 의해 제조된 강유전체 캐패시터의 구조를 나타내는 단면도.
제2도 내지 제4도는 본 발명의 일 실시예에 의한 반도체장치의 강유전체 캐패시터 제조방법을 설명하기 위한 단면도들.
제5도는 본 발명의 따른 실시예에 의한 반도체장치의 강유전체 캐패시터 제조방법을 설명하기 위한 단면도들.
제6도는 종래방법과 본 발명에 의해 제조된 강유전체 캐패시터에 있어서, 제1 및 제2 금속배선 공정 후의 분극값을 비교하여 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 절연막 12 : 장벽층
14 : 하부전극 16 : 강유전체막
17 : TiO2막 18 : 상부전극
상기 목적을 달성하기 위하여 본 발명은, 반도체기판의 소정 도전성 부위에 접속되어 형성된 하부전극; 상기 하부전극 상에 형성된 강유전체막; 상기 강유전체막 상에 형성된 티타늄산화막(TiO2); 및 상기 TiO2막 상에 형성된 상부전극을 구비하는 것을 특징으로 하는 반도체장치의 강유전체 캐패시터를 제공한다.
상기 TiO2막의 두께는 터널링 전류가 흐를 수 있을 정도인 수십 Å 이내인 것이 바람직하다.
상기 하부전극 및 상부전극을 구성하는 물질은 플라티늄(Pt), 류테늄(Ru), 이리듐(Ir), 산화루테늄(RuO2) 및 산화이리듐(IrO2)의 군에서 선택된 어느 하나인 것이 바람직하다.
상기 강유전체막은 PZT (PbZrTiO3), PbTiO3, PbLaTiO3, BST(BaSrTiO3), BaTiO3, Bi4Ti3O12, SrBi2Ta2O9및 SrTiO3의 군에서 선택된 어느 하나인 것이 바람직하다.
상기 따른 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 상기 기판의 소정 도전성 부위에 접속되도록 하부전극을 형성하는 단계; 상기 하부전극 상에 형성된 강유전체막을 형성하는 단계; 상기 강유전체막 상에 TiO2막을 형성하는 단계; 및 상기 TiO2막 상에 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 강유전체 캐패시터 제조방법을 제공한다.
상기 상부전극을 형성하는 단계 후, 포토리소그라피 공정으로 상기 상부전극, TiO2막 및 강유전체막을 동시에 패턴닝하는 단계를 더 구비할 수 있다.
또한, 상기 상부전극을 형성하는 단계 후, 제1 마스크를 이용한 포토리소그라피 공정으로 상기 상부전극을 패턴닝하는 단계; 및 제2 마스크를 이용한 포토리소그라피 공정으로 상기 TiO2막 및 강유전체막을 동시에 패턴닝하는 단계를 더 구비할 수 있다. 여기서, 상기 상부전극의 패턴닝시, 상기 TiO2막이 식각저지층으로 작용한다. 이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2내지 도 4는 본 발명의 일 실시예에 의한 반도체장치의 강유전체 캐패시터 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 그 위에 BPSG와 같은 절연막(10)이 형성되어 있는 반도체기판(도시되지 않음)의 상기 절연막(10)에 기판의 도전성부위와 캐패시터의 하부전극을 접속시키기 위한 콘택홀(도시되지 않음)을 형성한다. 상기 콘택홀을 매립하도록 도전물질, 예컨대 다결정실리콘을 증착하여 콘택 플러그(도시되지 않음)를 형성한 후, 상기 콘택 플러그를 구성하고 있는도전물질과 캐패시터의 하부전극 물질과의 반응을 억제하기 위해, TiN, WN, TiSiN, TaSiN, 또는 TiWN 등을 스퍼터링 또는 화학기상증착(CVD) 방법으로 증착하여 장벽층(12)을 형성한다. 상기 장벽층(12) 위에 플라티늄을 스퍼터링법으로 증착하여 하부전극(14)을 형성한 후, 그 위에 PZT(PbZrTiO3), PbTiO3, PbLaTiO3, BST (BaSrTiO3), BaTiO3, Bi4Ti3O12, SrBi2Ta2O9및 SrTiO3의 군에서 선택된 어느 하나로 이루어진 강유전체막(16)을 형성한다.
도 3을 참조하면, 상기 강유전체막(16) 상에, 강유전체막과 후속공정에서 형성될 상부전극 모두에 대해 부착력이 좋으면서 상기 강유전체막과의 반응성이 없는 물질, 예컨대 TiO2(17)를 증착한다. 이때, 상기 TiO2막(17)의 두께는 터널링 전류가 흐를 수 있을 정도인 수십 Å 이내인 것이 바람직하다. 이어서, 상기 TiO2막(17) 상에 플라티늄을 스퍼터링법으로 증착하여 상부전극(18)을 형성한다.
도 4를 참조하면, 포토리소그라피 공정으로 상기 상부전극(18), TiO2막(17) 및 강유전체막(16)을 동시에 패턴닝함으로써, 강유전체 캐패시터를 완성한다.
도 5는 본 발명의 따른 실시예에 의한 반도체장치의 강유전체 캐패시터 제조방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 상술한 제2도 및 제3도의 공정들을 동일하게 진행한 후, 제1 마스크를 이용한 포토리소그라피 공정으로 상부전극(18)을 패턴닝한다. 이어서, 상기 제1 마스크와는 따른 제2 마스크를 이용한 포토리소그라피 공정으로 TiO2막(17) 및 강유전체막(16)을 동시에 패턴닝함으로써, 강유전체 캐패시터를 완성한다.하는 단계를 더 구비할 수 있다. 여기서, 상기 상부전극(18)의 패턴닝시, 상기 TiO2막(17)이 식각저지층으로 작용한다.
도 6은 종래 방법과 본 발명에 의해 제조된 강유전체 캐패시터에 있어서, 제1 및 제2 금속배선 공정 후의 분극값을 비교하여 나타낸 그래프이다. 여기서, □와 ■는 본 발명에 의해 제조된 캐패시터에서 있어서 그 면적이 작은 경우와 넓은 경우를 각각 나타내며, ○와 ●는 종래방법에 의해 제조된 캐패시터에서 있어서 그 면적이 작은 경우와 넓은 경우를 각각 나타낸다.
도 6을 참조하면, 종래방법에 의해 제조된 캐패시터의 경우 (○, ●) 강유전체막과 상부전극의 부착력이 나쁘기 때문에 전계(electric field)가 캐패시터의 전 면적에 효율적으로 전달되지 못하여 금속배선 공정을 진행한 후에도 분극값이 현저하게 감소한다. 반면에, 본 발명의 경우는 (□, ■) 강유전체막과 상부전극 사이에 TiO2막을 삽입시켜서 부착력을 향상시키기 때문에 분극값이 감소되는 정도가 종래방법에 비해 적게 나타난다. 또한, 캐패시터의 면적이 넓은 경우(■, ●)가 좁은 경우(□, ○)보다 분극값의 감소가 현저하게 나타나는데, 이는 넓은 캐패시터 면적에서 적층되는 막질간의 스트레스가 크게 영향을 미치기 때문이다.
상술한 바와 같이 본 발명에 의하면, 강유전체와 상부전극 모두에 대해 부착력이 좋으면서 상기 강유전체와의 반응성이 없는 TiO2를 강유전체와 상부전극 사이에 형성함으로써, 다음과 같은 효과들을 얻을 수 있다.
첫째, 강유전체와 상부전극의 부착력이 좋아져서, 후속공정의 진행 후에도 상기 상부전극의 들뜸 현상이 발생하지 않는다.
둘째, 강유전체와 상부전극과의 부착력 향상으로 인하여 캐패시터의 특성이 향상된다.
셋째, 상부전극을 스퍼터링법으로 증착할 때, 상부전극과 강유전체 사이에 형성된 TiO2막으로 인하여 상기 강유전체의 손상을 최소한으로 줄일 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (11)

  1. 반도체기판의 소정 도전성 부위에 접속되어 형성된 하부전극; 상기 하부전극 상에 형성된 강유전체막; 상기 강유전체막 상에 형성된 티타늄산화막(TiO2); 및 상기 TiO2막 상에 형성된 상부전극을 구비하는 것을 특징으로 하는 반도체장치의 강유전체 캐패시터.
  2. 제1항에 있어서, 상기 TiO2막의 두께는 터널링 전류가 흐를 수 있을 정도인 수십 Å 이내인 것을 특징으로 하는 반도체장치의 강유전체 캐패시터.
  3. 제 1항에 있어서, 상기 하부전극 및 상부전극을 구성하는 물질은 플라티늄(Pt), 루테늄(Ru), 이리듐(Ir), 산화루테늄(RuO2) 및 산화이리듐(IrO2)의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체장치의 강유전체 캐패시터.
  4. 제1항에 있어서, 상기 강유전체막은 PZT(PbZrTiO3), PbTiO3, PbLaTiO3, BST (BaSrTiO3), BaTiO3, Bi4Ti3O12, SrBi2Ta2O9및 SrTiO3의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체장치의 강유전체 캐패시터.
  5. 반도체기판 상에 상기 기판의 소정 도전성 부위에 접속되도록 하부전극을 형성하는 단계; 상기 하부전극 상에 형성된 강유전체막을 형성하는 단계; 상기 강유전체막 상에 TiO2막을 형성하는 단계; 및 상기 TiO2막 상에 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 강유전체 캐패시터 제조방법.
  6. 제5항에 있어서, 상기 상부전극을 형성하는 단계 후, 포토리소그라피 공정으로 상기 상부전극, TiO2막 및 강유전체막을 동시에 패턴닝하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 강유전체 캐패시터 제조방법.
  7. 제5항에 있어서, 상기 상부전극을 형성하는 단계 후, 제1 마스크를 이용한 포토리소그라피 공정으로 상기 상부전극을 패턴닝하는 단계; 및 제2 마스크를 이용한 포토리소그라피 공정으로 상기 TiO2막 및 강유전체막을 동시에 패턴닝하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 강유전체 캐패시터 제조방법.
  8. 제7항에 있어서, 상기 상부전극의 패턴닝시, 상기 TiO2막이 식각저지층으로 작용하는 것을 특징으로 하는 반도체장치의 강유전체 캐패시터 제조방법.
  9. 제5항에 있어서, 상기 TiO2막의 두께는 터널링 전류가 흐를 수 있을 정도인 수십 Å 이내인 것을 특징으로 하는 반도체장치의 강유전체 캐패시터 제조방법.
  10. 제5항에 있어서, 상기 하부전극 및 상부전극을 구성하는 물질은 플라티늄(Pt), 루테늄(Ru), 이리듐(Ir), 산화루테늄(RuO2) 및 산화이리듐(IrO2)의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체장치의 강유전체 캐패시터 제조방법.
  11. 제5항에 있어서, 상기 강유전체막은 PZT(PbZrTiO3), PbTiO3, PbLaTiO3, BST (BaSrTiO3), BaTiO3, Bi4Ti3O12, SrBi2Ta2O9및 SrTiO3의 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체장치의 강유전체 캐패시터 제조방법.
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