KR980011863A - 반도체 패드 장치의 제조 방법 - Google Patents
반도체 패드 장치의 제조 방법Info
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- 239000004065 semiconductor Substances 0.000 title description 9
- 238000004519 manufacturing process Methods 0.000 title description 5
- 244000046052 Phaseolus vulgaris Species 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 210000003734 kidney Anatomy 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
패드도전층의 미스얼라인에 대한 공정마진을 확보하기 위해 제 1방향으로 신장된 강낭콩 형의 활성영역 패턴을 형성하는 단계, 결과물 상에 게이트전극 패턴을 상기 제 1방향에 대해 수직인 제 2방향으로 배열하는 단계, 상기 활성영역 패턴을 완전히 덮도록 패드도전층을 배치하는 단계, 상기 패드도전층에 접촉창을 형성하여 비트라인 및 워드라인 콘택을 형성하는 단계를 구비하는 반도체 패드 장치의 제조방법이 개시된다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 공정 마진이 증가된 패드층 형성 방법에 관한 것이다. 반도체 소자가 고집적화 되어 감에 따라 서브 마이크론(sub micron) 이하의 패턴이 요구되어, 이를 구현하기 위한 연구가 다방면으로 활발히 진행되고 있다. 특히, 셀 트랜지스터에서 비트라인과 드레인을 전기적으로 연결하기 위한 비트라인 콘태과, 스토리지 전극과 소오스를 연결하기 위한 스토리지 노드 콘택 형성시 얼라인마아진(align margin)을 확보하기 위하여 주로 사용되는 패드(pad) 도전층 형성 공정에서는 0.1㎛ 정도의 미세한 패턴을 요구하게 되므로, 사진 및 식각기술의 한계로 인하여 많은 어려움을 안고 있다.
도 1는 통상적인 디램(DRAM) 셀의 레이아웃을 나타낸다.
참조번호 5는 반도체 기판을, 참조번호 10은 게이트전극 패턴을, 참조번호 15는 활성영역 패턴을, 참조번호 20은 워드라인 콘택 패턴을, 참조번호 25는 비트라인 콘택 패턴을 나타낸다.
도 2a 및 도 2b는 도 1의 a-a 및 b-b 따른 단면을 나타낸 다. STI(14:shallow junction trench)에 의해 반도체 기판(5)의 활성영역(15)이 정의된다. 상기 활성영역(15) 상에는 게이트전극(10)과 게이트절연층(12)이 형성되어 있고, 각 게이트전극 사이는 패드층(30)이 형성되어 있다. 상기 패드층은 활성영역과 접촉하고 있어, 상기 패드층을 통해 소오스영역 및 드레인영역이 비트라인 및 워드라인에 연결된다.
도시된 바와 같이, 반도체 소자의 고집적화에 따라 비트라인 콘택 또는 스토리지 노드 콘택을 형성하기 위한 공정상의 어려움 때문에, 상기 콘택들을 형성하기 위한 중간 접속층으로 패드층(30)을 형성한다.
도 3a는 위의 레이아웃이 웨이퍼 기판에 정상적으로 인쇄된 상태를 나타내는 것으로, 워드라인 패턴(21) 및 비트라인 패턴(26)이 곡면을 형성하면서 게이트전극과 활성영역에 대칭적으로 배치되어 있다. 그런데, 만약 레이아웃에 미스얼라인이 발생하면,도 3b 나타난 바와 같이 일측의 게이트전극에 치우져 배치되어 패드층의 패터닝시 활성영역인 기판이 식각되는 문제가 발생한다.이는 패드층을 형성하는 폴리실리콘층과 활성영역의 벌크 실리콘과의 선택비가 없기 때문이다.
본 발명이 이루고자하는 과제는, 상기와 같은 문제점을 해결하기 위하여 활성영역의 패턴을 수정하여 사진 식각공정에서의 미스얼라인에 대한 공정마진을 증가시킬 수 있는 반도체 패드 장치의 제조방법을 제공하는 것이다.
제1도는 디램 셀의 레이아웃을 나타낸다.
제2a도 및 제2b도는 도 1의 a-a, b-b에 따른 단면도를 각각 나타낸다.
제3a도 및 제3b도는 도 1의 레이아웃이 웨이퍼 기판에 정상적으로 인쇄된 상태 및 미스얼라인된 상태를 나타낸다.
제4a도 내지 제4c도는 본 발명에 따른 활성영역의 레이아웃 패턴을 나타낸다.
제5a도 및 제5b도는 본 발명에 따른 반도체 장치의 레이아웃을 기판에 인쇄한 상태를 나타낸다.
본 발명의 목적을 달성하기 위해, 직사각형의 활성영역 패턴을 패턴의 면적을 줄이면서 강낭콩 형의 패턴으로 형성한다. 구체적으로, 반도체 패드장치의 제조방법은, 제 1방향으로 신장된 강낭콩 형의 활성영역 패턴을 형성하는 단계,결과물 상에 게이트 전극 패턴을 상기 제 1방향에 대해 수직인 제 2방향으로 배열하는 단계, 상기 활성영역 패턴을 완전히 덮도록 패드도전층을 배치하는 단계,상기 패드도전층에 접촉창을 형성하여 비트라인 및 워드라인 콘택을 형성하는 단계를 구비한다.
이하 첨부된 도면을 참조로 본 발명을 설명한다.
도 4a 및 도 4b는 활성영역을 정의하기 위한 레이아웃으로, 도 4a의 활성영역(55)의 레이아웃은 요철형으로 구성되어 있으며, 도 4b에 나타난 활성영역의 레이아웃은 종래에는 하나의 직사각형을 다수(5개)의 정사각형(56)으로 패턴화한 것이다. 양 패턴을 웨이퍼에 인쇄한 것이 도 4c에 나타나 있다. 도 4c의 활성영역(57) 패턴을 강낭콩 형으로 종래의 활성영역에 비해 그 면적이 작으며, 이후에 형성될 게이트전극 패턴에 인접한 부분은 원형으로 형성되어 있다.
도 5a 및 도 5b는 도 4c의 활성영역(57) 패턴을 디램의 레이아웃에 적용한 것으로, 도 5a는 미스얼라인이 발생하지 않은 경우를 도 5b는 미스얼라인이 발생한 경우를 나타낸다. 활성영역 패턴(57)이 제 1방향으로 배치된 상태에서, 게이트전극 패턴(60)이 제 1방향에 대해 수직인 제 2방향으로 배치된다. 다음 활성영역을 완전히 덮도록 패드도전층을 배치한다. 이후, 패드도전층에 접촉창을 형성하여 비트라인 및 워드라인이 활성영역과 접촉하도록 워드라인 및 비트라인 컨택(61,66)을 형성한다. 그런데, 미스얼라인이 발생하지 않는 경우는 활성영역 패턴과 게이트전극패턴에 비트라인 및 워드라인 콘택이 대칭을 이루며 형성되어 있다. 그러나 미스얼라인이 발생하는 도 5b를 종래의 발명과 비교해 보면, 활성영역의 패턴이 종래의 것에 비해 그 면적이 감소되었으며 게이트전극에 의해 가려지는 부분을 제외한 활성영역패턴이 원형으로 형성되어 있다.
이상, 본 발명은 실시예에 한정하여 설명하였으나 본 발명은 아에 한정되지 않으며 당해 기술 분야의 통상의 지식을 가진 자에 의한 각종 변형이 가능함은 자명하다.
이상 설명된 바와같이 본발명에 따른 패드 장치의 제조 방법에 의하면 패드도전층의 미스얼라인이 발생해도 활성영역의 기판이 식각되는 현상이 종래의 발명에 비해 줄어들어 활성영역의 실리콘이 보호되어 안정적인 반도체 장치를 제조할 수 있다.
Claims (1)
- 제 1방향으로 신장된 강낭콩 형의 활성영역 패턴을 형성하는 단계, 결과물 상에 게이트전극 패턴을 상기 제 1방향에 대해 수직인 제 2방향으로 배열하는 단계,상기 활성영역 패턴을 완전히 덮도록 패드도전층을 배치하는 단계,상기 패드도전층에 접촉창을 형성하여 비트라인 및 워드라인 콘택을 형성하는 단계를 구비함을 특징으로 하는 반도체 패드 장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029318A KR980011863A (ko) | 1996-07-19 | 1996-07-19 | 반도체 패드 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029318A KR980011863A (ko) | 1996-07-19 | 1996-07-19 | 반도체 패드 장치의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980011863A true KR980011863A (ko) | 1998-04-30 |
Family
ID=66241776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029318A KR980011863A (ko) | 1996-07-19 | 1996-07-19 | 반도체 패드 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980011863A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467020B1 (ko) * | 2002-07-26 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법 |
-
1996
- 1996-07-19 KR KR1019960029318A patent/KR980011863A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467020B1 (ko) * | 2002-07-26 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법 |
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