KR980011842A - 필드 에미터 어레이의 제조방법 - Google Patents

Abstract

본 발명은 필드 에미터 어레이의 제조방법에 관한 것으로서, 불순물이 도핑된 실리콘리판의 표면의 소정 부분에 패드산화막과 산화방지막의 패턴을 형성하는 공정과, 상기 산화방지막을 식간 마스크로 사용하여 상기 실리콘기판의 노출된 부분을 소정 깊이 리세스 식각하는 공정과, 상기 실리콘기판의 노출된 표면을 열산화하여 상기 패드산화막 하부의 중앙 부분이 산화될 때까지 산화하여 필드산화막을 형성하면서 상기 패드산화막의 하부에 원뿔 형상의 에미터를 형성하는 공정과, 상기 필드산화막을 상부 표면이 상기 패드산화막의 상부 표면보다 낮도록 식각하는 공정과, 상기 잔류하는 필드산화막과 산화방지막 상에 도전성금속을 증착하여 상기 필드산화막 상에 게이트전극을 형성하는 공정과, 상기 산화방지막을 제거하여 상기 산화방지막 상의 도전성금속을 리프트-오프시키고 상기 패드산화막 및 필드산화막을 선택적으로 식각하여 원뿔 형태의 에미터를 노출하는 공정을 구비한다. 따라서, 게이트전극을 형성하고 에미터를 노출시키므로 게이트전극과 에미터가 전기적으로 연결되는 것을 방지할 수 있으며, 또한 게이트전극의 가장자리와 에미터의 첩점의 높이 차를 감소하여 전자의 방출 효율을 향상시킬 수 있다.

Description

필드 에미터 어레이의 제조방법

제1도(A) 내지 (D)는 본발명에 따른 필드 에미터 어레이의 제조공정도

제2도(A) 내지 (D)는 본 발명에 따른 필드 에미터 어레이의 제조공정도

* 도면의 주요 부분에 대한 부호설명

21 : 실리콘기판 23 : 패드산화막

25 : 산화방지막 27 : 필드산화막

29 : 게이트전극 31 : 에미터

본 발명은 필드 에미터 어레이(FFA : Field Emitter Arrays)의 제조 방법의 제조방법에 관한 것으로서,게이트전극과 에미터전극의 첨점(tip)의 높이 차를 감소하여 전자의 방출 효율을 향상시킬 수 있는 필드 에미터 어레이의 제조방법에 관한 것이다.

필드 에미터 어레이는 인가되는 전계에 의해 에미터로부터 전자를 방출하되 게이트전극의 바이어스에 의해 집속하여 방출 효율을 증가시키는 소자로 평판표시장치 및 초고주파소자 등에 이용되고 있다.

제1도 (A)내지 (D)는 종래 기술에 따른 필드 에미터 어레이의 제조공정도 있다.

제1도 (A)를 참조하면, N 형 실리콘기판(1)의 삼부에 열산화 방법에 의한 패드산화막(3)과 저압화학기상증착 방법에 의한 질화막(5)을 순차적으로 형성한다. 그리고, 질화막(5)을 통상의 포토리쏘그래피 방법에 의해 패터닝하여 패드산화막(3)을 노출시킨다. 그 다음, 절화막(5)을 마스크로 사용하여 패드산화막(3)을 노출시킨다. 그 다음, 절화막(5)을 마스크로 사용하여 패드산화막(3)의 노출된 부분을 열산화하여 두꺼운 필드산화막(7)을 형성한다. 이때,필드산화막(7)에 질화막(5)하부 양측의 소정 부분 까지 확장되는 버드 빅( bird's beak : 8 )이 형성 된다.

제1도(B)를 참조하면,습식식각에 의해 질화막(5)을 제거한 후,계속하여,반응성이온식각 등의 건식식각에 이해 패드산화막(3)을 제거하여 실리콘기판(1)을 노출시킨다.그리고,실리콘기판(1)의 노출된 부분을 SF₆가스로 이방성식각하여 게이트개구(9)를 형성한다. 그 다음, 실리콘기판(1)의 수직 방향으로 전자 빔 증착기 등으로 필드산화막(7) 상에 몰리브덴 또는 텅스텐 등의 도전성금속을 증착하여 게이트전극(11)을 형성한다.이 때 상기 도전성금속이 게이트개구(9)하부면 상에도 증착되어 캐소드패드(13)이 형성된다.

제1도(C)를 참조하면, 게이트(11)상에 전자 빔 증착기 등으로 식각선택비가 큰 알루미늄 등을 증착하여 분리막(15)을 형성한다. 이때 알루미늄이 게이트개구(11)내에, 특히, 캐소드패드(13)상에 증착되지 않도록 증착 방향은 실리콘기판(1)과 작은 각도를 유지시켜야 한다. 그리고, 실리콘기판(1)의 수직 방향으로 전자 빔 증착기 등으로 몰리브덴 또는 텅스텐 등의 도전성금속을 증착하여 캐소드패드(13) 상에 에미터(17)을 형성한다. 이때, 상기 도전성금속은 게이트전극(11)상에도 형성되는데, 이 게이트전근(11) 상에는 버드 빅(8)의 경사에 의해 가장자리 부분에서 역 경사면을 이루면서 증착된다. 그러므로, 게이트전극(11) 상의 도전성(18)의 역경사면이 서로 만나게 되어 게이트개구(9)를 막게 된다. 상기에서게이트전극(11) 상에 증착된 도전성금속(18)이 역경사면을 이루므로 에미터(17)는 침점이 뽀족한 원뿔 형태를 이루게 된다.

제1도(D)를 참조하면, 분리막(15)을 알루미늄 등에 식각선택비가 큰 KOH 등의 식각용액으로 식각하여 상부에 증착된 도전성금속(18)을 리프트-오프(lift-off)시킨다.

상술한 바와 같이 종래의 필드 에미터 어레이의 제조방법은 필드산화막을 형성하면서 게이트개그의 폭을 미세하게 하며, 또한, 알루미늄을 캐소드패드 상에 증착되지 않을 작은 각도로 증착하여 게이트전극 상에 분리막을 형성하여 에미터를 형성시 분리막 상에 증착되는 금속을 제거할 때 에미터가 캐소드패드와 분리되는 것을 방지한다.

그러나, 상술한 분리막을 형성하는 알루미늄 등의 양호한 흐름성에 의해 게이트개구의 가장자리에서 게이트전극과 에미터 사이에 브리지(bridge)가 형성되는데, 분리막을 식각할 때 알루미늄 브리지가 제거되지 않아 게이트전극과 에미터가 연결되는 문제점이 있었다. 또한, 필드산화막의 버드 빅에 의해 게이트전극의 가장자리가 에미터의 첩점 보다 낮게 형성되어 전자의 방출 효율을 저하시키는 문제점이 있었다.

따라서, 본 발명의 목적은 게이트전극과 에미터가 전기적으로 연결되는 것을 방지할 수 있는 필드 에미터 어레이의 제조방법을 제공함에 있다.

본 발명의 다른 목적은 게이트전극의 가장자리와 에미터의 첩점의 높이 차를 감소하여 전자의 방출 효율을 향상시킬 수 있는 필드 에미터 어레이의 제조방법을 제공함에 있다.

상기 목적들을 달성하기 위한 본 발명에 따른 필드 에미터 어레이의 제조방법은 불순물이 도핑된 실리콘기판의 표면에 소정 부분에 패드산화막과 산화방지막의 패턴을 형성하는 공정과, 상기 산화방지막을 식각 마스크로 사용하여 상기 실리콘기판의 노출된 부분을 소정 깊이 리세스 식각하는 공정과, 상기 실리콘기판의 노출된 표면을 열산화하여 상기 패드산화막 하부의 중앙 부분이 산화될 때 까지 산화하여 필드산화막을 형성하면서 상기 패드산화막의 하부에 원뿔 형상의 에미터를 형성하는 공정과, 상기 필드산화막을 상기 표면이 상기 패드 산화막의 상부 표면 보다 낮도록 식각하는 공정과, 상기 잔류하는 필드산화막과 산화방지막 상에 도전성금속을 증착하여 상기 필드산화막 상에 게이트전극을 형성하는 공정과, 상기 산화방지막을 제거하여 상기 산화방지막상의 도전성금속을 리프트-오프시키고 상기 패드산화막 및 필드산화막을 선택적으로 식각하여 원뿔 형태의 에미터를 노출하는 공정을 구비한다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 한다.

제2도(A) 내지 (D)는 본 발명에 따른 필드 에미터 어레이의 제조공정도이다.

제2도(A)를 참조하면, 인(P) 또는 아세닉(As) 등의 N형 불순물이 도핑된 실리콘기판(21)의 표면을 열산화하여 100~200Å 정도의 두께의 패드산화막(23)을 형성한다. 그리고, 패드산화막(23) 상에 화학기상증착 방법에의해 질화시리콘을 1500∼ 2500Å 정도의 두께로 증착하여 산화방지막(25)을 형성한다. 그다음, 산화방지막(25)과 패드산화막(23)을 포토리쏘그래피(Photolithography) 방법으로 패터닝(patterning)하여 소정 부분을 제외한 나머지 부분의 실리콘기판(21)을 노출시킨다.

제2도(B)를 참조하면, 산화방지막(25)을 마스크로 사용하여 실리콘기판(21)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 방법으로 200~700Å정도 깊이로 리세스식각(recess etching)한다. 그리고, 실리콘시판(21)의 노출된 부분을 열산화하여 2500~5000Å정도 두께의 필드산화막(27)은 동방성으로 산화된다. 상기에서 필드산화막(27)을 패드산화막(23) 하부의 중앙 부분이 산화될 때 까지 산화하여 형성한다. 이 때, 패드산화막(23) 하부의 산화되지 않은 실리콘기판(21)은 첨점이 뽀족한 원뿔 형태를 이루며, 이는 에미터(31)이 된다.

제2도(C)를 참조하면, 산화방지막(25)을 마스크로 사용하여 필드산화막(27)을 삼부 표면이 패드산화막(23)의 상부 표면의 높이를 이루도록 RIE 등의 방법으로 이방성식각한다. 그리고, 잔류하는 필드산화막(27)과 패드산화막(23)을 황산(HF) 등의 식각용액으로 동방성식각하여 산화방지막(25)의 하부가 언더-컷(under-cut)되도록 한다. 이 때, 잔류하는 필드산화막(27)은 수직 방향으로도 식각되므로 표면이 패드산화막(23)의 하부 표면 보다 낮게 된다. 그리고, 잔류하는 필드산화막(27)의 표면에 W, Au, Mo 또는 Al 등의 도전성금속을 500~1000Å 정도의 두께 전자 빈 장치로 증착하여 게이트전극(29)을 형성한다. 이 때, 필드산화막(27)의 상부 표면이 산화방지막(25)의 하부 표면 보다 낮으며 산화방지막(25) 하부가 언더-컷되므로 게이트전극(29)이 산화방지막(25)과 접촉되지 않는다. 또한, 게이트전극(29) 형성시 산화방지막(25) 상에도 상기 게이트전극(29)을 형성하는 도전성금속이 증착된다.

제2도(D)를 참조하면, 상기 산화방지막(25)을 인산 등의 식각용액으로 제거하여 이 산화방지막(25) 상의 도전성금속을 리프트-오프 시킨다. 그리고, 게이트전극(29)을 마스크로 사용하여 RIE 등의 식각에 의해 패드산화막(23) 및 필드산화막(27)을 선택적으로 식각하여 원뿔 형태의 에미터(31)를 노출시킨다. 이 때, 원뿔 형태의 에미터(31)의 첨점은 뾰족하게 된다. 그리고, 전자 방출의 효율을 향상시키기 위해 에미터(31)에 인 또는 아세닉 등의 N형 불순물을 1×10¹⁸~1×10²⁰/㎤ 정도의 고농도로 도핑한다.

상술한 바와 같이 본 발명은 패터닝된 산화방지막과 패드산화막이 형성되지 않는 부분의 실리콘기판을 리세스식하고 패드산화막 하부의 중앙 부분이 산화될 때 까지 산화하여 필드산화막을 형성하여 패드산화막 하부의 산화되지 않은 에미터로 사용되는 실리콘기판의 첨점을 뾰족하게 하고, 필드산화막을 삼부 표면이 패드산화막의 하부 표면보다 낮도록 식각한 후 게이트전극을 형성하고 산화방지막, 패드산화막 및 필드산화막을 식각하여 에미터를 노출시킨다.

따라서, 본 발명은 게이트전극을 형성하고 에미터를 노출시키므로 게이트전극과 에미터가 전기적으로 연결되는 것을 방지할 수 있으며, 또한, 게이트전극의 가장자리와 에미터의 첩점의 높이 차를 감소하여 전자의 방출효율을 향상시킬 수 있는 잇점이 있다.

Claims (4)

1. 불순물이 도핑된 실리콘기판의 표면의 소정 부분에 패드산화막과 산화방지막의 패턴을 형성하는 공정과, 상기 산화방지막을 식각 마스크로 사용하여 상기 실리콘기판의 노출된 부분을 소정 깊이 리세스 식각하는 공정과, 상기 실리콘기판의 노출된 표면을 열산화하여 상기 패드산화막 하부의 중앙 부분이 산화될 때 까지 산화하여 필드산화막을 형성하면서 상기 패드산화막의 하부에 원뿔 형상의 에미터를 형성하는 공정과, 상기 필드산화막을 상부 표면이 상기 패드산화막의 상부 표면보다 낮도록 식각하는 공정과, 상기 잔류하는 필드산화막과 산화방지막 상에 도전성금속을 증착하여 상기 필드산화막 상에 게이트전극을 형성하는 공정과, 상기 산화방지막을 제거하여 상기 산화방지막 상의 도전성금속을 리프트-오프시키고 상기 패드산화막 및 필드산화막을 선택적으로 식각하여 원뿔 형태의 에미터를 노출하는 공정을 구비하는 필드 에미터 어레이의 제조공법.
2. 제1항에 있어서, 상기 실리콘기판을 200~700Å 정도의 깊이로 리세스식각하는 필드 에미터 어레이의 제조방법.
3. 제1항에 있어서, 상기 필드산화막을 표면이 상기 패드산화막의 상부 표면보다 낮도록 이방성식각한 후 산화방지막의 하부에 언더-컷이 발생되도록 등방성식각하는 필드 에미터 어레이의 제조방법.
4. 제1항에 있어서, 상기 에미터에 상기 반도체기판과 동일한 도전형의 불순물을 고농도로 도핑하는 공정을 더 구비하는 필드 에미터 어레이의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임