KR980008952A - Hsg 실리콘막 형성시 발생되는 디펙트 측정용 시료 제조방법 - Google Patents

Abstract

HSG 실리콘막 형성시 발생되는 디펙트 측정용 시료 제작방법이 개시되어 있다. 이 방법은 커패시터의 축적전극으로 사용되는 HSG 실리콘막 형성시 발생되는 디펙트를 측정하기 위한 시료를 제작하는 방법에 있어서, 평평한 테스트용 웨이퍼 상에 절연막을 형성하는 단계와, 상기 절연막 상에 상기 축적전극으로 사용되는 비정질 실리콘막 형성조건과 동일한 제1 레서피로 비정질 실리콘막을 형성하는 단계와, 상기 결과물을 제2 레서피에 의한 공정조건으로 어닐링하는 단계와, 상기 제2 레서피에 의해 어닐링된 결과물의 표면을 표면단차를 이용하여 디펙트를 측정하는 장비를 사용하여 상기 비정질 실리콘막 표면에 국부적으로 결정화된 그레인의 크기 및 밀도를 측정하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 표면단차를 이용하여 디펙트를 측정하는 장비를 사용하여 상기 그레인의 크기 및 밀도를 정확히 측정할 수 있다.

Description

HSG 실리콘막 형성시 발생되는 디펙트 측정용 시료 제조방법

본 발명은 반도체소자의 제조공정을 모니터하기 위한 시료의 제작방법에 관한 것으로, 특히 반구형의 그레인을 갖는 실리콘막(hemispherical grain silicon layer; 이하 "HSG 실리콘막"이라 한다) 형성시 국부적으로 HSGo 실리콘막이 형성되지 않는 디펙트 측정용 시료의 제작방법에 관한 것이다.

최근 반도체소자가 고집적화됨에따라 미세패턴을 형성하는 방법에 대하여 많은 연구가 진행되고 있다.

이러한 고집적 반도체소자중에 DRAM과 같은 반도체 기억소자는 메모리 셀이 차지하는 면적이 점점 감소함으로써, 메모리 셀 특성을 향상시키기 위한 방안이 요구되고 있다. DRAM 소자에 있어서, 메모리 셀 특성은 메모리 셀을 구성하는 셀 커패시터의 용량과 직접적인 관계가 있으며, 셀 커패시터의 용량이 증가할수록 메모리 셀 특성은 향상된다. 이러한 셀 커패시터의 용량은 축적전극의 표면적에 비례하므로, 축적전극의 표면적을 증가시킴으로써 고성능 메모리 셀을 구현할 수 있다. 따라서, 제한된 면적 내에 표면적이 증가된 축적전극을 형성하기 위하여 3차원적인 구조를 갖는 축적전극, 예컨대 실린더형 또는 핀(fin)형의 축적전극을 형성하는 방법이 제안된 바 있다. 그러나 상술한 3차원적인 구조를 갖는 축적전극은 그 형성방법이 매우 복잡하고 셀 어레이 영역과 주변회로 영역 사이에 큰 단차가 형성되어 패턴불량이 발생되는 문제점이 있다. 이러한 공정의 복잡성을 해결하기 위하여 최근에 축적전극의 표면에 HSG 실리콘막을 형성하여 축적전극의 표면적을 증대시키는 방법이 제안된 바 있다.

상술한 HSG 실리콘막을 사용하는 커패시터를 형성하는 방법은 먼저, 반도체기판 상에 반도체기판의 소정영역을 노출시키는 콘택홀을 구비하는 절연막을 형성하는 단계와, 상기 콘택홀을 덮는 비정질 실리콘막을 형성하는 단계와, 상기 비정질 실리콘막 표면에 반구형의 그레인을 갖는 HSG 실리콘막을 형성하여 비정질 실리콘막 및 HSG 실리콘막으로 구성된 축적전극을 형성하는 단계와, 상기 결과물 전면에 유전막 및 상부전극을 차례로 형성하는 단계로 이루어진다. 여기서, 상기 HSG 실리콘막은 소정의 온도, 예컨대 550℃ 내지 650℃에서 실리콘 소스 가스를 사용하여 상기 비정질 실리콘막 표면에 실리콘 핵을 형성하고, 상기 실리콘소스 가스를 차단시킨 상태에서 어닐링시키어 상기 실리콘 핵을 성장시킴으로써 형성된다. 이때, 상기 비정질 실리콘막이 국부적으로 결정화되어 비정질 실리콘막의 소정영역에 결정 상태를 갖는 그레인이 형성된다. 이와 같이 그레인이 형성된 부분의 표면에는 HSG 실리콘막 형성시 실리콘 핵이 형성되지 않거나, 실리콘 핵이 형성된 상태일지라도 어닐링 공정시 실리콘 핵이 더 이상 성장하지 않는다. 따라서, 상기 그레인이 형성된 부분의 표면에는 반구형의 그레인을 갖는 HSG 실리콘막이 형성되지 않는 디펙트가 발생하므로 축적전극의 표면적을 극대화시키기가 어렵다.

상술한 바와 같이 축적전극의 표면에 형성된 볼드(bald) 디펙트는 커패시터의 정전용량을 크게 감소시키므로 반도체소자의 특성을 저하시킨다. 따라서, 이러한 볼드 디펙트의 크기 및 밀도를 정확히 측정하여 허용한도를 초과하는지 판단하는 작업은 매우 중요하다.

일반적으로 종래에는 상기 볼드 디펙트를 검사하기 위하여 실제 반도체소자가 형성된 웨이퍼 표면을 현미경과 같은 측정기구를 사용하여 육안으로 확인하는 방법이 널리 이용되었다. 그러나, 이와 같은 방법은 객관적인 측정결과를 얻기가 어려운 문제점이 있다. 따라서, 이를 해결하기 위하여 최근에 표면 토폴로지를 측정하여 디펙트를 검출하는 자동화 장치를 사용하여 왔으나, 이 방법 또한 볼드 디펙트의 정확한 측정결과를 얻기가 어렵다. 이는, 실제의 반도체소자가 형성된 웨이퍼 표면이 상기 볼드 디펙트 이외의 다른 패턴에 의해 형성된 단차를 갖고 있기 때문이다.

따라서, 본 발명의 목적은 HSG 실리콘막 형성시 발생하는 볼드 디펙트의 크기 및 밀도를 정확하게 측정할 수 있는 시료를 제작하는 방법을 제공하는 데 있다.

제1도는 본 발명에 의한 시료 제작방법을 설명하기 위한 단면도이다.

상기 목적을 달성하기 위하여 본 발명은, 커패시터의 축적전극으로 사용되는 HSG 실리콘막 형성시 발생되는 디펙트를 측정하기 위한 시료를 제작하는 방법에 있어서, 평평한 테스트용 웨이퍼 상에 절연막을 형성하는 단계; 상기 절연막 상에 상기 축적전극으로 사용되는 비정질 실리콘막 형성조건과 동일한 제1레서피로 비정질 실리콘막을 형성하는 단계; 상기 결과물을 제2레서피에 의한 공정조건으로 어닐링하는 단계; 및 상기 제2 레서피에 의해 어닐링된 결과물의 표면을 표면단차를 이용하여 디펙트를 측정하는 장비를 사용하여 상기 비정질 실리콘막 표면에 국부적으로 결정화된 그레인의 크기 및 밀도를 측정하는 단계를 포함하는 것을 특징으로 하는 디펙트 측정용 시료 제작방법을 제공한다.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도1는 본 발명에 의하여 볼드 디펙트를 측정할 수 있는 시료를 형성하는 방법을 설명하기 위한 단면도이다. 먼저, 패턴이 형성되지 않은 테스트용 웨이퍼(1) 상에 절연막(3)을 형성한다. 다음에, 상기 절연막(3) 상에 실제의 반도체소자에 사용되는 커패시터의 축적전극용 비정질 실리콘막을 형성하는 공정조건과 동일한 제1레서피로 비정질 실리콘막(5)을 형성한다. 이어서, 상기 결과물을 HSG 실리콘막 형성시 사용되는 열공정과 동일한 제2레서피로 어닐링한다. 이때, 상기 제2 레서피는 실리콘 소스 가스를 플로우시키지 않는 순수한 열공정만이 진행되도록 프로그램된 레서피이다. 이와 같이 제2레서피에 의해 열공정이 진행된 비정질 실리콘막(5)은 국부적으로 결정화가 이루어진 실리콘 그레인(A)이 형성되며, 상기 실리콘 그레인(A)과 비정질 실리콘막(5)의 경계 부위에 홈이 파여진 그레인 경계가 형성된다.

상술한 방법에 의해 형성된 시료는 전체적으로 평평한 표면을 가지며, 그레인 주위에만 홈이 형성된 토폴로지를 갖는다. 따라서, 표면단차를 이용하여 디펙트를 측정하는 장비를 사용하여 상기 그레인의 크기 및 밀도를 정확히 측정할 수 있다.

Claims (2)

1. 커패시터의 축적전극으로 사용되는 HSG 실리콘막 형성시 발생되는 디펙트를 측정하기 위한 시료를 제작하는 방법에 있어서, 평평한 테스트용 웨이퍼 상에 절연막을 형성하는 단계; 상기 절연막 상에 상기 축적전극으로 사용되는 비정질 실리콘막 형성조건과 동일한 제1 레서피로 비정질 실리콘막을 형성하는 단계; 상기 결과물을 제2 레서피에 의한 공정조건으로 어닐링하는 단계; 및 상기 제2 레서피에 의해 어닐링된 결과물의 표면을 표면단차를 이용하여 디펙트를 측정하는 장비를 사용하여 상기 비정질 실리콘막 표면에 국부적으로 결정화된 그레인의 크기 및 밀도를 측정하는 단계를 포함하는 것을 특징으로 하는 디펙트 측정용 시료 제작방법.
2. 제1항에 있어서, 상기 제2 레서피는 HSG 실리콘막 형성을 위한 열공정과 동일하면서 반응 가스를 포함하지 않는 것임을 특징으로 하는 디펙트 측정용 시료 제작방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.