KR100430792B1 - 유전체막의 평가 방법, 열처리 장치의 온도 교정 방법 및반도체 메모리 장치의 제조 방법 - Google Patents

유전체막의 평가 방법, 열처리 장치의 온도 교정 방법 및반도체 메모리 장치의 제조 방법 Download PDF

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Abstract

실리콘 웨이퍼상에 퇴적된 5산화탄탈막에 대하여 결정성을 향상시키기 위해 산소 분위기중에서 열처리를 행할 때에, 유전체막의 결정성의 변화 또는 비유전율의 변화를 엘립소미터에 의한 굴절율의 측정에 의해 평가하고, 열처리 온도의 타당성을 판단한다. 특히, 유전체막이, 열처리에 의해 결정성이 변화되는 5산화탄탈막(2)과 열처리에 의해 막두께가 변화되는 실리콘산화막(3)을 포함하는 구성의 경우에, 열처리 온도와 적층막의 굴절율이 극대점, 극소점을 갖는 곡선으로 상관하는 것을 이용하여, 정확히 열처리 온도를 평가할 수 있다.

Description

유전체막의 평가 방법, 열처리 장치의 온도 교정 방법 및 반도체 메모리 장치의 제조 방법{Method of Appraising a Dielectric Film, Method of Calibrating Temperature of a Heat Treatment Device, and Method of Fabricating a Semiconductor Memory Device}
발명의 배경
발명의 분야
본 발명은 유전체막 평가 방법, 열처리 장치의 온도 교정 방법, 및 반도체 메모리 장치 제조 방법에 관한 것으로, 특히, 특히, DRAM의 커패시터에 성막하는 유전체막의 결정성의 평가에 이용하는데 알맞은 유전체막의 평가 방법, 열처리 장치의 온도 교정 방법 및 반도체 메모리 장치의 제조 방법에 관한 것이다.
종래의 기술
근년, 반도체 제조 기술의 발전에 따라 대용량의 메모리 소자의 개발이 진행되고 있고, 특히, 하나의 메모리 셀을 하나의 커패시터와 하나의 트랜지스터로 구성하는 DRAM(Dynamic Random Access Memory)의 고집적화가 급속히 진행되고 있다. DRAM 등의 반도체 메모리 장치는, 소프트 에러 내성 등의 신뢰성을 유지하기 위해 커패시터 용량의 증가가 요구되는 한편, 반도체 메모리 장치의 고집적화에 수반하여 커패시터가 점유할 수 있는 면적은 반대로 작아지고 있다.
커패시터의 전하 축적 용량은, 커패시터의 전극 면적과 유전체막의 유전율에 비례하여 증가하고, 유전체막의 두께에 역비례하기 때문에, 커패시터의 전극 면적을 크게 하는 방법이 여러가지 제안되어 있고, 예를 들면 (저장 노드) 전극 자체의 형상을 핀형이나 크라운형 등으로 가공하는 방법이나, HSG(Hemi-Spherical Grains)를 형성하는 방법 등이 알려지고 있다.
이 HSG의 형성 메커니즘에 관해 간단히 설명하면, 청정한 표면을 갖는 비정질 실리콘막을 결정화가 생기는 정도의 온도로 가열하면, 실리콘 원자가 높은 이동도로 막 속을 확산하여 실리콘 원자가 서로 충돌하여 결정핵이 형성된다 . 그리고결정핵을 중심으로 한 결정화가 막의 표면에서부터 심부를 향하여 진행되어, 직경 수십nm 정도의 반구 형상의 결정립이 형성되어, 표면에 미세한 요철이 형성된다는 것이다.
이 HSG 기술을 이용함으로써 평탄한 면에 비하여 2배 이상의 표면적을 갖는 커패시터를 형성할 수 있다.
한편, 전극 면적을 변화시키는 일 없이 커패시터의 용량을 크게 하는 방법으로서, 유전체막의 박막화, 비유전율이 높은 유전체막의 연구도 진행되고 있다. 근년, 이와 같은 고유전율의 막으로서 5산화탄탈(Ta2O5), 산화이트륨 (Y2O3), 2산화하프늄(HfO2) 등이 주목받고 있고, 이들의 물질은 비유전율이 3 내지 4인 실리콘산화막이나 6 내지 8인 실리콘질화막에 대하여 각별히 비유전율이 크며, DRAM의 커패시터 재료로서는 특히 재료 자체의 열역학적 안정성 때문에 5산화탄탈이 유망시되고 있다.
이 5산화탄탈은, 박막이라도 22 내지 25 정도의 비유전율을 갖고 있고, 스퍼터링법, CVD(Chemical Vapor Deposition)법, 졸·겔법 등에 의해 성막할 수 있다. 그리고 5산화탄탈막 성막 후에 산소 분위기중에서 열처리를 행함에 의해, 비유전율이 40 정도로까지 향상한다. 이 열처리는, 5산화탄탈막의 결정성의 개선을 주된 목적으로 하는 것으로서, 그 때, 5산화탄탈막의 결정성을 유지하기 위해 산소 분위기중에서 처리가 행하여진다.
이와 같이, DRAM 등의 반도체 메모리 장치의 커패시터에 HSG를 형성하여 표면적을 크게 하고, 그 위에 5산화탄탈 등의 고유전율의 재료를 성막한 후에 열처리를 시행함으로써 커패시터의 용량을 크게 할 수 있지만, 이 5산화탄탈막을 이용하는 DRAM의 제조 방법에서는, 5산화탄탈막에 대한 열처리의 효과를 적절히 판단할 수 없다는 문제가 있다.
상기한 바와 같이 전극 면적을 일정하게 하면, 커패시터의 정전 용량은 유전체막의 막두께 및 비유전율에 의존하여 변화된다. 여기서 유전체막의 막두께는 CVD법 등의 장치의 조건을 조정함에 의해 재현성을 담보할 수 있지만, 유전체막의 유전율은 유전체막 자체의 결정성에 의존하여 변화되기 때문에, 열처리 온도 조건에 의해 크게 변화되어 버린다.
이 문제에 관해, 열처리 온도(RT0 온도)와 유전체막의 굴절율의 상관을 도시한 도 3을 참조하여 설명한다. 도 3의 (A)에 도시한 바와 같이, 유전체막의 결정성을 나타내는 굴절율은 열처리 온도의 상승에 따라 느슨히 증가하는 것이 아니고, 어느 온도를 경계로 급격히 변화되고, 그 후 일정한 값으로 된다. 이 현상은, 열에너지가 어떤 임계치를 넘으면 5산화탄탈의 결정성이 비정질 상태로부터 결정상태로 급속히 개선되고, 결정성 개선 후는 그 이상 온도를 올리더라도 밀도(密度)가 변화하지 않는 것에 기인하고 있다.
따라서, 유전체막의 결정성을 개선하여 유전율을 소망의 값으로 하기 위해서는 열처리 온도를 될 수 있는 한 높게 설정하는 것이 바람직하지만, 한편, 커패시터의 하층에는 트랜지스터 등이 형성되어 있어, 열처리 온도를 높게 설정하면 확산층의 불순물 농도 분포가 변화되거나, 의도하지 않는 부분에 불순물이 확산되어 트랜지스터의 특성이 변화되어 버린다는 불합리가 생긴다. 그래서 실제로 DRAM 등의 반도체 메모리 장치를 제조할 때는, 열처리 온도를 도 3의 (A)의 영역(Ⅱ)과 영역(Ⅲ)의 경계 부근에 설정하는 것이 바람직하지만, 이 영역은 온도의 변화에 대하여 굴절율이 크게 변화되는 영역이기 때문에 열처리 장치의 온도 설정을 정확히 행할 필요가 있다.
일반적으로, 열처리 장치 등의 반도체 제조 장치에서는, 처리 온도는 장치 내부에 설치된 온도 센서의 표시에 의거하여 제어되지만, 처리 장치 내에서의 온도 센서의 설치 장소나 투입하는 샘플의 형태, 양 등에 따라 실제의 처리 온도와 장치에 표시되는 온도 사이에 어긋남이 생기는 경우가 있고, 또한 이 어긋남이 장치의 가동 시간 등에 따라 경시적으로 변화되어 버리는 경우가 있다.
그래서 이 온도의 어긋남을 교정하기 위해 유전체막을 성막한 온도 교정용의 샘플을 이용하여 실제로 열처리를 행하여, 예를 들면, 열처리 후의 유전체막의 결정성을 엑스레이 회절법으로 평가함에 의해 실제의 처리 온도를 추측하여, 장치의 설정 온도를 조정한다는 방법이 취해진다. 그러나, X선 회절법에서는 측정에 시간이 걸리는데다, 유전체막의 결정성이 개선된 후엔 X선 회절 데이터와 처리 온도와의 대응이 되지 않아, 열처리 장치에서 가장 중요한 변곡점 부근의 교정 데이터가 얻어지지 않는다는 문제가 있다.
또한, 상기 X선 회절법을 이용하여, 실제의 DRAM의 제조 프로세스에 있어서의 유전체막의 평가를 행하는 경우, X선 회절법은 X선을 조사하고, 또한 하지의 구성 물질에 의존하기 때문에, 제품 웨이퍼를 이용하여 평가할 수 없어서, 유전체막성막시에 측정용의 더미 웨이퍼를 장치에 투입하여 제품 웨이퍼와 동시에 성막하고, 그 더미 웨이퍼를 제품 웨이퍼와 동시에 산화 처리하여 측정용 샘플을 제작하여야 하기 때문에 여분의 공정의 단계가 발생하여 버리는 동시에, 더미 웨이퍼는 실제의 제품과는 패턴, 이면 상태의 차이 등에 의해 반드시 동일하게는 되지 않는다.
또한, 상기 X선 회절법에서는, 측정 샘플의 최상층에 형성된 유전체막 자체의 결정성을 판단할 수는 있지만, 실제의 DRAM에서의 커패시터의 용량은 최상층의 유전체막뿐만 아니라, 그 하층에 형성된 실리콘산화막이나 실리콘질화막, 폴리실리콘 등을 포함하는 종합적인 적층막의 유전율을 반영한 것으로 되기 때문에, X선 회절에 의한 평가로서는 커패시터의 용량을 평가한 것으로는 되지 않는다. 특히, 산화 처리동안 산소 원자가 유전체막을 통과하여 실리콘 웨이퍼에 도달하여, 실리콘 웨이퍼 계면에 실리콘산화막이 형성되어 버리기 때문에, 이들을 종합한 적층막의 유전율을 측정하지 않으면, 제품으로서의 DRAM의 용량을 정확히 파악할 수 없다.
이와 같이, 커패시터를 HSG 구조로 하고, 유전체막으로서 5산화탄탈막을 사용함으로써 용량 전극의 표면적의 향상과 비유전율의 향상을 도모하여, 용량의 증가를 도모할 수 있지만, 커패시터 내의 유전체막의 종합적인 비유전율을 측정하는 유효한 수단이 없기 때문에, 실제로 DRAM을 완성하여 보지 않으면 정확한 커패시터의 정전 용량을 모른다는 문제가 있다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 그 제 1의 목적은,더미 웨이퍼를 마련하는 일 없이, 유전체막, 특히 적층된 유전체막의 결정성 또는 비유전율을 간편하고 또한 확실히 추측할 수 있는 유전체막의 평가 방법을 제공하는데 있다.
또한, 본 발명의 제 2의 목적은, 열처리 장치에 있어서의 설정 온도와 실제의 처리 온도와의 어긋남이나 장치간의 처리 온도의 어긋남, 각각의 장치의 처리 온도의 경시적 변동을 정확하게 교정할 수 있는 열처리 장치의 온도 교정 방법을 제공하는데 있다.
또한, 본 발명의 제 3의 목적은, 유전체막의 열처리 후에 있어서, 제품으로서의 DRAM의 커패시터의 성능을 정확히 추측하는 것이 가능한 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명의 유전체막의 평가 방법은, 기판상에 퇴적된 유전체막의 산소를 포함하는 분위기에 있어서의 열처리 전후의 결정성의 변화 또는 비유전율의 변화를, 상기 유전체막의 굴절율을 측정함으로써 평가하는 것이다.
본 발명에 있어서는, 상기 유전체막이, 비유전율이 서로 다른 복수의 유전체막의 적층막으로 이루어지고, 상기 적층막의 굴절율을 측정함으로써 상기 복수의 유전체막 전체의 비유전율을 추측하는 구성으로 할 수 있다.
또한, 본 발명에 있어서는, 상기 복수의 유전체막이 상기 열처리에 의해 결정성이 변화되는 유전체막과, 상기 열처리에 의해 막두께가 변화되는 유전체막을 포함하는 구성으로 할 수도 있다.
또한, 본 발명에 있어서는, 상기 유전체막이 5산화탄탈막, 산화이트륨 또는 산화하프늄 중 어느 하나를 포함하는 것이 바람직하고, 상기 유전체막이 실리콘 또는 폴리실리콘막상에 직접 또는 실리콘산화막 또는 실리콘질화막을 개재시켜 형성되고, 또한 상기 실리콘 또는 상기 폴리실리콘의 계면에, 상기 열처리에 의해 실리콘산화막이 형성되어 있는 구성으로 할 수 있다.
또한, 본 발명에 있어서는, 상기 굴절율을 분광 엘립소미터(spectral ellipsometer)에 의해 측정하는 것이 바람직하다.
본 발명은, 기판상에 퇴적된 유전체막을 산소를 포함하는 분위기중에서 열처리하는 열처리 장치의 온도 교정 방법에 있어서, 상기 열처리 온도와 해당 온도로 열처리한 상기 유전체막의 굴절율의 상관 데이터를 이용하여, 상기 열처리 장치의 설정 온도와 실제의 처리 온도와의 어긋남을 보정하는 것이다.
본 발명에 있어서는, 복수의 상기 열처리 장치의 각각에 대해 취득한 상기 열처리 온도와 상기 유전체막의 굴절율의 상관 데이터를 참조하여, 상기 복수의 열처리 장치간의 온도차를 보정하는 구성으로 할 수 있다.
또한, 본 발명에 있어서는, 상기 열처리 장치에 관해서, 상기 열처리 온도와 상기 유전체막의 굴절율의 상관 데이터를 미리 취득하고, 해당 상관 데이터와 그 후에 처리한 상기 유전체막의 굴절율의 데이터를 비교하여, 상기 열처리 장치의 경시적인 온도 변동을 보정하는 구성으로 할 수도 있다.
또한, 본 발명은, 커패시터 내에 유전체막을 형성한 후, 산소를 포함하는 분위기중에서 열처리를 시행하는 공정을 포함하는 반도체 메모리 장치의 제조 방법에있어서, 반도체 메모리 장치가 형성되는 기판의 일부를 이용하여 상기 열처리 후의 상기 유전체막의 굴절율을 측정함으로써, 상기 유전체막의 결정성의 변화 또는 비유전율의 변화를 평가하여, 상기 반도체 메모리 장치 완성 후의 상기 커패시터의 용량을 추측하는 것이다.
본 발명에 있어서는, 상기 반도체 메모리 장치의 스크라이브선 영역을 이용하여 상기 굴절율의 측정을 행하는 것이 바람직하다.
이와 같이, 본 발명의 구성에 의하면, 유전체막의 산화 처리 후의 굴절율을 측정함으로써, 최상층의 유전체막의 결정성뿐만 아니라, 계면에 형성된 막을 포함하는 적층막 전체의 굴절율을 측정할 수 있어, 제조 도중의 단계에서도 커패시터의 용량을 간편하고 또한 확실히 예측할 수 있다. 또한, 장치마다 미리 열처리 온도와 굴절율의 상관 데이터를 측정함으로써 장치간의 처리 온도의 편차나, 장치의 경시적인 변동을 알 수 있어, 열처리후에 측정한 굴절율의 데이터와 비교한 결과를 피드백함으로써, 열처리 장치의 상태를 항상 일정하게 유지할 수 있다. 또한, DRAM 등의 반도체 메모리 장치의 일부(스크라리브선 등)를 이용하여 굴절율의 측정을 행함으로써, 실제의 제품 웨이퍼에 성막한 유전체막의 굴절율을 측정할 수 있게 되고, 반도체 메모리 장치의 셀 용량을 정확히 예측할 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 본 발명의 양호한 실시예를 예시하는 첨부된 도면과 연계한 하기의 상세한 설명으로부터 더욱 명확해질 것이다.
도 1의 (A) 내지 (C)는 본 발명의 제 1의 실시예에 따른 유전체막의 평가에 이용되는 샘플의 제작 방법을 도시한 단면도.
도 2의 (A) 내지 (C)는 본 발명의 제 1의 실시예에 따른 유전체막의 평가에 이용되는 샘플의 다른 구조를 도시한 단면도.
도 3의 (A) 내지 (C)는 본 발명의 제 1의 실시예에 따른 유전체막의 평가 방법의 원리를 설명하기 위한 도면.
도 4는 본 발명의 제 1의 실시예에 따른 유전체막의 평가 방법을 이용한 측정 결과를 도시한 도면.
도 5는 본 발명의 제 2의 실시예에 따른 유전체막의 평가 방법을 이용한 측정 결과를 도시한 도면.
도 6은 본 발명의 제 2의 실시예에 따른 유전체막의 평가 방법을 이용한 측정 결과를 도시한 도면.
도 7의 (A) 내지 (D)는 본 발명의 제 3의 실시예에 따른 DRAM의 제조 방법의일부를 모식적으로 도시한 공정 단면도.
도 8의 (A) 및 (B)는 본 발명의 제 3의 실시예에 따른 유전체막의 평가 위치를 도시한 단면도
도 8의 (C)는 상기 제 3의 실시에의 스크라이브선 영역의 평면도.
도 9는 본 발명의 제 2의 실시예에 따른 유전체막의 평가 방법을 이용한 측정 결과를 도시한 도면.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 실리콘 웨이퍼 2 : 5산화탄탈막
3 : 실리콘산화막 4 : 실리콘질화막
5 : 폴리실리콘 6a, 6b : 실리콘산화막
7 : 폴리실리콘 8 : n+확산층
9 : 커패시터부 10 : 비정질 실리콘
11 : HSG 구조 12 : 실리콘질화막
13 : 칩 영역 14 : 스크라이브선
15 : 굴절율 측정 위치
첨부된 도면을 참조하여 본 발명의 양호한 실시예를 설명한다.
실시예 1
우선, 본 발명의 제 1의 실시예로서 유전체막의 평가 방법에 관해 도 1 내지 도 4를 참조하여 설명한다. 도 1은 유전체막의 평가 샘플의 제작 방법을 도시한 단면도이며, 도 2는 본 평가 방법으로 평가 가능한 구조의 예를 도시한 단면도이다. 또한, 도 3은 본 실시예의 평가 방법의 원리를 도시한 도면이며, 도 3의 (A)는 열처리 온도(RT0 온도)와 유전체막의 굴절율의 상관, 도 3의 (B)는 열처리 온도와 실리콘 웨이퍼 계면에 형성되는 계면층(실리콘산화막)의 막두께와의 상관, 도 3의 (C)는 열처리 온도와 유전체막 및 계면층을 포함하는 적층막 전체의 굴절율의 상관을 도시한 도면이다. 또한, 도 4는, 본 실시예의 효과를 나타낸 도면으로서 실제로 제작한 샘플로 취득한 RT0(Rapid Thermal Oxidation) 온도와 굴절율의 상관을 도시한 도면이다.
우선, 도 1을 참조하여 본 실시예의 유전체막 샘플의 제작 방법에 관해 설명한다. 도 1의 (A), (B)에 도시한 바와 같이, 유전체막을 성막하는 실리콘 웨이퍼(1) 등의 기판을 준비하고, 그 위에 5산화탄탈막(2) 등의 유전체막을 성막한다. 여기서 유전체막을 성막하는 웨이퍼는 굴절율을 측정할 때에 장해가 되지 않는 재료이면 좋고 실리콘 웨이퍼에 한정되지 않지만, 본 발명에서는 DRAM의 커패시터로서 성막하는 유전체막의 평가를 주된 목적으로 하기 때문에 실리콘 웨이퍼(1)를 이용하고 있다. 또한, 성막하는 유전체막은 5산화탄탈막(2)에 한정되지 않고, 산화 처리 등의 열처리에 의해 결정성이 변화(예를 들면, 비정질로부터 결정으로 변화)하는 임의의 막을 이용할 수 있고, 종래 예에서 나타낸 바와 같은 산화이트륨(Y2O3), 2산화하프늄(HfO2) 등이라도 좋다. 또한, 5산화탄탈막(2)을 성막하는 방법으로서는, 스퍼링법, CVD법 등, 임의의 방법을 이용할 수 있다. 여기서는, CVD법을 이용하여, 약 10nm의 막두께로 5산화탄탈막(2)을 성막하고 있다.
다음에, 도 1의 (C)에 도시한 바와 같이, 5산화탄탈막(2)을 성막한 실리콘 웨이퍼(1)에 RT0 등의 열처리를 시행한다. 열처리로서는, 산소 분위기중에서의 램프가열처리, 산소플라즈마에 의한 처리, 오존가스 분위기중에서의 자외선 조사처리 등이 가능하다. 이 RT0 처리에 의해 5산화탄탈막(2)의 결정성이 개선되는 동시에, 산소 원자가 5산화탄탈막(2)을 투과하여 하층의 실리콘 웨이퍼(1)와 반응하여, 그 계면에 실리콘산화막(3)을 형성한다.
이와 같이 하여 형성된 샘플을 이용하여 실리콘 웨이퍼(1)상의 유전체막의 굴절율을 측정한다. 굴절율의 측정방법으로서는 여러가지의 방법이 있지만, 피측정물에 편광을 입사하고, 그 반사광의 편광상태의 변화로부터 박막의 막두께와 굴절율을 측정하는 분광 엘립소미터가 일반적이다. 이 엘립소미터에는, 크게 소광법(extinction method)과 회전검광자법(rotational analyzer method) 등이 있고, 소광법은 반사한 타원 편광을 보상판 등을 이용하여 직선 편광으로 만들어 편광 파라미터를 구하는 방법이며, 회전검광자법은 반사광의 편광상태를 직접 측정하여 편광 파라미터를 구하는 방법이다. 또한, 이하의 설명에서는 엘립소미터를 이용하여 유전체막의 굴절율을 측정하는 방법에 관해 설명하지만, 굴절율의 측정방법으로서 비파괴로 측정이 가능한 다른 방법을 이용하여도 좋다.
도 3의 (A)는, RT0 처리의 온도를 변화시켰을 때의 5산화탄탈막(2) 단독의 굴절율의 변화를 도시한다. 도 3의 (A)에 도시한 바와 같이, RT0의 온도 범위(영역(Ⅰ)으로부터 영역(Ⅲ))에 의해 5산화탄탈막(2)의 상태는 3개로 나눌 수 있다. 즉, 영역(Ⅰ)은 RT0의 온도가 낮기 때문에 열에너지가 작아, 5산화탄탈막(2)의 결정성이 변화되지 않는 상태이며, 영역(Ⅱ)에서는, RT0 온도를 서서히 상승시키면, 5산화탄탈막(2)이 비정질 상태로부터 결정상태로 서서히 변화되는 동시에 산소 원자가 5산화탄탈막(2)중의 빈 구멍으로 들어간다. 그리고, 영역(Ⅲ)에서는 5산화탄탈막(2)의 결정화가 종료되어, 더욱 RT0의 온도를 올려도 결정성은 더 이상 개선되지 않는 것을 도시하고 있다.
5산화탄탈막(2) 등의 유전체막에서 이러한 굴절율의 변화가 생기는 것은, 5산화탄탈 등의 산화물을 CVD법 등으로 성막할 때에, 성막시 산소 원자가 용이하게 빠져나가서 결정성이 나쁜 비정질 상태로 되는 것에 기인하고 있고, RT0 처리에 의해 5산화탄탈막(2)이 결정화하고, 산소 원자가 5산화탄탈막(2) 등의 빈 구멍을 메꾸어 밀도가 커지면, 그에 따라 굴절율이 커지기 때문이다.
한편, 5산화탄탈막(2)의 하층에 형성되는 실리콘산화막(3)의 막두께는, 도 3 (b)에 도시한 바와 같이 변화된다. 즉, RT0 온도의 상승에 따라, 산소 원자의 에너지가 증가하여, 5산화탄탈막(2)을 투과하여 실리콘 웨이퍼(1)에 도달하는 산소 원자의 양이 많아지고, 실리콘 웨이퍼(1)의 계면에 성장하는 실리콘산화막(3)의 막두께도 완만하게 커진다.
그리고, 이 5산화탄탈막(2)과 실리콘산화막(3)을 합친 적층막의 굴절율은, 도 3의 (C)와 같은 극소치와 극대치를 갖는 곡선이 된다. 즉, 영역(Ⅰ)에서는 5산화탄탈막(2)의 막질은 개선되지 않기 때문에 5산화탄탈막(2) 단독의 굴절율은 약 2.19 그대로 변화하지 않지만, 5산화탄탈막(2)에 비하여 굴절율이 약 1.46로 작은 실리콘산화막(3)의 막두께가 서서히 커지고, 결과로서 적층막 전체의 굴절율은 서서히 작게 되어, 영역(1)의 우단에서 극소로 된다.
그리고, 영역(Ⅱ)에서는, 굴절율이 작은 실리콘산화막(3)의 막두께는 마찬가지로 서서히 커지지만, 그 이상으로 5산화탄탈막(2)의 굴절율이 약 2.19로부터 약 2.23으로 크게 상승하기 때문에, 적층막 전체의 굴절율은 급격히 증가한다. 또한 영역(Ⅲ)에서는, 영역(1)과 같이 5산화탄탈의 굴절율은 약 2.23으로 일정한 값이 되지만, 실리콘산화막(3)의 막두께가 증가함으로써 적층막 전체의 굴절율은 서서히 작게 되어, 영역(3)의 좌단에서 극대가 된다. 또한 이 적층막의 굴절율이 RT0 온도에 대하여 변곡점을 가지고 변화된다고 하는 성질은 본원 발명자에 의해 발견되었다.
여기서, DRAM 등의 반도체 메모리 장치를 제조하는 경우에는, 커패시터의 용량, 즉 유전체막의 비유전율을 안정되고 큰 값으로 하는 것이 중요하고, RT0 처리의 온도가 지나치게 낮게 되면 소망의 굴절율, 즉 비유전율이 얻어지지 않고, 또한, RT0 처리의 온도가 지나치게 높게 되면, 커패시터 하층의 확산층이 넓혀져 버리던지, 불순물이 의도하지 않는 영역에 확산되어 트랜지스터의 특성이 변화하여 버릴 우려가 있고, 또한, 실리콘산화막(3)의 성장에 의해 굴절율이 반대로 저하하여 버린다. 따라서, DRAM의 제조시에는, 5산화탄탈막(2)을 포함하는 적층막의 굴절율이 최대로 되는 극대점 부근에서 RT0 처리를 행할 필요가 있다.
종래에는, RT0 처리 후에 열처리의 효과를 측정하는 수단으로서, X선 회절법 등에 의해 5산화탄탈막(2)의 결정성 그 자체를 측정하는 방법이 이용되고 있었지만, X선 회절에서 얻어지는 결과는 웨이퍼 최상층인 5산화탄탈막(2) 만의 정보로서, 도 3의 (A)에 도시한 바와 같이, RT0 온도가 영역(Ⅲ)이 되면 온도의 변화에 대하여 결정성이 변화하지 않기 때문에, 이 방법으로서는 영역(Ⅱ)과 영역(Ⅲ)의 경계를 정확히 파악할 수 없다.
또한, 상기한 바와 같이 DRAM의 커패시터 용량은 최상층인 5산화탄탈막(2)뿐만 아니라, 실리콘 웨이퍼(1) 계면의 실리콘산화막(3)을 포함하는 적층막 전체로서 변화된다. 따라서, 커패시터의 용량을 정확히 예측하기 위해서는, 적층막 전체의 평가를 행하여야 하지만, 종래의 X선 회절법 등으로서는, 최상층의 5산화탄탈막(2)의 결정성만을 평가하고 있었기 때문에 제품으로서의 DRAM의 용량을 예측할 수 없어, 정확한 값은 제품 완성 후의 평가에 의해서만 얻어졌다.
이에 대하여, 본 실시예의 유전체막의 평가 방법은, 유전체막의 굴절율이 RT0 온도에 대하여 도 3의 (C)와 같은 변곡점을 갖는 곡선으로서 변화한다는 성질을 이용하고, 굴절율을 엘립소미터 등으로 비파괴적으로 측정함으로써 커패시터의 용량을 추측하는 것으로서, 이 방법으로서는, 최상층의 5산화탄탈막(2)만이 아니라, 그 하층의 실리콘산화막(3)도 포함시킨 적층막으로서의 굴절율을 측정할 수 있기 때문에, 최종적인 제품의 커패시터를 간편하고 또한 정확히 추측할 수 있는 동시에, X선 회절법 등에 비하여 측정 시간을 단축할 수 있다.
여기서, 도 1에 도시한 방법으로 각각 성막한 2개의 샘플에 관해 온도를 변화시켜 RT0 처리를 행한 후, 엘립소미터로 굴절율을 측정한 결과를 도 4에 도시한다. 도 4의 샘플(1)과 샘플(2)은, 5산화탄탈막(2)의 막두께에 약간의 차이가 있기 때문에 도면의 상하방향으로 시프트하고 있지만, RT0의 온도와 굴절율의 상관관계 특히, 온도 770℃에서 극대치로 된 후에 서서히 굴절율이 저하하는 경향은 일치하고 있어, 본 실시예의 평가 방법으로 5산화탄탈막(2)을 포함하는 적층막 전체의 굴절율을 재현성 좋게 평가할 수 있고, 제품으로서의 커패시터의 용량이 최대가 되도록 온도를 정확히 조정할 수 있음을 알 수 있다.
또한 상기 실시예에서는, 측정 샘플로서 실리콘 웨이퍼(1)상에 실리콘산화막(3)과 5산화탄탈막(2)이 적층된 구조에 관해 기재하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 열처리에 의해 결정상태가 변화되는 임의의 유전체막이나 적층막에 적용할 수 있다.
본 발명은, 도 2의 (A)에 도시한 바와 같이, 실리콘 웨이퍼(1)와 5산화탄탈막(2)의 사이에 RTN(Rapid Thermal Nitridation)법 등으로 성막한 실리콘질화막(4)을 갖는 구조나, 도 2의 (B)에 도시한 바와 같이, 실리콘 웨이퍼(1)와 5산화탄탈막(2)의 사이에 폴리실리콘(5)을 갖는 구조나, 도 2의 (C)에 도시한 바와 같이, 폴리실리콘(5)과 실리콘질화막(4)의 쌍방을 갖는 구조에 이용할 수 있다. 또한, 일반적으로 실리콘질화막은 산소를 통과시키지 않지만, 그 막두께가 얇은 경우는 내산화성이 약하고, 실리콘 웨이퍼(1) 계면에서 실리콘 산화막이 성장하기 때문에, 도 2의 실리콘 웨이퍼(1) 계면에 실리콘산화막을 포함하는 구조 등에 이용할 수도 있다.
실시예 2
다음에, 본 발명의 제 2의 실시예로서, 상기 유전체막의 평가 방법을 이용한 반도체 제조 장치의 교정 방법에 관해 도 5 및 도 6을 참조하여 설명한다. 도 5는 다른 RT0 장치에 있어서의 RT0 온도(장치 설정치)와 5산화탄탈막을 포함하는 적층막의 굴절율의 상관을 도시한 도면이며, 도 6은 장치에 도입하는 가스 종류를 바꾼 경우의 RT0 온도와 5산화탄탈막을 포함하는 적층막의 굴절율의 상관을 도시한 도면이다. 또한 본 실시예는, 상기한 제 1의 실시예의 유전체막의 평가 방법을 이용하여 RT0 장치 등의 반도체 제조 장치의 모니터링 및 교정을 행하는 것을 특징으로 하는 것이다.
상술한 바와 같이, CVD법 등으로 성막한 5산화탄탈막 등의 유전체막은, 그 결정성을 개선하기 위해 열처리를 시행할 필요가 있고, 처리 후의 박막의 결정성, 즉 굴절율은 열처리 장치의 온도에 크게 의존하고, 계면층을 포함한 적층막 전체로서 굴절율을 최대로 하는 온도 범위는 좁은 범위에 한정되며, 또한, 반도체 메모리 장치의 제조 공정에 있어서는 하층에 형성된 트랜지스터 등의 특성을 변화시키지 않도록 열처리 온도를 가능한 한 낮게 설정하여야 한다. 따라서, 열처리 온도는 정확히 제어하지 않으면 안되지만, 열처리 장치의 설정 온도와 실제의 처리 온도 사이에 어긋남이 생기는 경우가 있다.
예를 들면, 산화 처리 장치로서 램프 어닐 장치를 이용하는 경우, 장치에 표시되는 온도치는 장치 내에 마련된 온도 센서에 의해 모니터되지만, 온도 센서의 측정치는 온도 센서를 설치하는 장소에 따라 미묘하게 다르기 때문에, 장치의 설정 온도와 실제의 온도와는 엄밀하게는 일치하지 않는다.
그래서 이러한 가열장치를 반도체 메모리 장치의 제조에 이용하는 경우, 사전에 설정 온도와 실제의 장치 내의 온도와의 상관을 조사하고, 그 상관 데이터로부터 설정 온도를 조정할 필요가 있다. 그러나, 상기 가열기구를 갖는 장치에서는, 장치 고유의 온도의 어긋남 외에, 장치의 가동에 따라 램프 등의 가열부의 특성이 변화되거나, 투입하는 샘플의 종류, 수량, 배치에 따라서도 램프 광의 반사나 열의 대류가 변화되고, 그 영향을 받아 온도가 변동하는 경우가 있다.
그리고, 가열처리를 반복하면, 장치의 설정 온도가 같음에도 불구하고, 경우에 따라서는 실제의 처리 온도가 설정 온도보다 낮게 되어, 유전체막의 결정성이 충분히 개선되지 않거나, 반대로 설정 온도보다 높게 되어, 트랜지스터 등의 특성이 변화되어 버리는 경우가 있다. 종래에는 이 온도의 어긋남을 간편히 평가하는 방법이 없었기 때문에, 실제로 반도체 메모리 장치가 완성되고 나서 그 성능을 평가하여 열처리에 있어서의 설정 온도의 타당성을 판단하여야 하였고, 반도체 메모리 장치의 제품 수율을 저하시키는 원인으로 되어 있었다.
그래서 본 실시예에서는, 주기적인 교정이나 유지 보수시에 온도와 굴절율의 상관 데이터를 취득하고, 이 데이터를 기초로 장치간의 처리 온도의 어긋남을 조정하고 있다. 또한, DRAM 등의 반도체 메모리 장치의 가열처리를 행할때 마다, 제품 웨이퍼의 일부를 이용하여 비파괴적으로 유전체막의 굴절율을 조사하고, 그 값과미리 측정한 상관 데이터를 비교하고, 그 결과를 수시 피드백함으로써 장치의 경시적인 변동을 억제하여, 항상 제조 장치의 상태가 일정하게 되도록 온도 교정을 행하고 있다.
구체적으로는, 예를 들면, 도 5에 도시한 바와 같이, 장치(1)와 장치(2)에 관해 RT0 설정 온도와 유전체막의 굴절율의 상관을 조사하고, 이 데이터를 이용하여 2개의 장치간의 온도의 어긋남이나 설정 온도와 실제의 처리 온도의 어긋남을 조정한다. 그리고, 열처리할 때마다 반도체 장치의 일부(실리콘 웨이퍼상에 유전체막이 성막되는 위치)를 이용하여 엘립소미터로 굴절율을 측정하고, 그 값을 상기 데이터와 비교하여 설정 온도가 타당한지의 여부를 판단하고, 장치의 설정 온도와 실제의 온도 사이에 오차가 생겼다고 판단되는 경우는, 그 장치에 대하여 재차 RT0 온도와 굴절율의 상관 데이터를 취득하고 온도 교정을 행한다.
이와 같은 방법에 의해, X선 회절 측정용의 웨이퍼를 별도 제작하거나, 시간이 걸리는 측정을 행할 필요가 없고, 열처리 장치 등의 반도체 제조 장치의 온도를 적절히 정확히 교정할 수 있다. 이 방법은 동일한 장치로 다른 가스 종을 이용하는 경우에도 적용할 수 있다.
예를 들면, 가스 종으로서 O2와 N2O를 이용한 경우는 5산화탄탈막(2)을 포함하는 적층막의 굴절율은 도 6에 도시한 바와 같이 되고 이 데이터를 참조함으로써, 성막시의 가스의 혼합비 등을 조정할 수 있다.
실시예 3
다음에, 본 발명의 제 3의 실시예에 관한 DRAM의 제조 방법에 관해 도 7 내지 도 9를 참조하여 설명한다. 도 7은 DRAM의 제조 방법의 일부를 모식적으로 도시한 공정 단면도이다. 또한 도 8은 제품 웨이퍼에 있어서의 굴절율의 측정 위치를 도시한 도면으로서, (a), (b)는 단면도, (c)는 스크라이브선 영역의 평면도이다. 또한, 도 9는 본 실시예의 효과를 도시한 도면으로서, RT0 온도와 DRAM의 용량의 상관을 도시한 도면이다. 또한 본 실시예는 유전체막 성막 후에 제품 웨이퍼를 이용하여 유전체막의 굴절율을 측정하는 공정을 도입한 DRAM의 제조 방법에 관해 기재하는 것이다.
우선, DRAM의 제조 방법에 관해 설명하는데, 트랜지스터 등은 일반적인 방법으로 제조되기 때문에 본 실시예에서는 설명을 생략하고, 유전체막의 평가 방법과 관련이 깊은 커패시터 형성공정부터 도 7을 참조하여 설명한다. 우선, 도 7의 (A)에 도시한 바와 같이, 실리콘 웨이퍼(1)상에 플라즈마 CVD법 등을 이용하여 실리콘산화막(6a) 등의 절연막을 1㎛ 정도의 막두께로 성막하고, 그 후, 공지의 포토리소그래피 및 에칭기술을 이용하여 콘택트홀을 형성하고, 이온 주입법에 의해 n+확산층(8)을 형성한다. 그 후, 인 등을 도핑한 폴리실리콘을 성막하고, 에치백함으로써 콘택트홀 내에 폴리실리콘(7)을 매설하여, 콘택트의 형성을 행한다.
다음에, 도 7의 (B)에 도시한 바와 같이, 플라즈마 CVD법 등에 의해, 실리콘산화막(6b) 등의 절연막을 2㎛ 정도의 막두께로 성막 후, 공지의 포토리소그래피 및 에칭기술을 이용하여 콘택트 상부의 실리콘산화막(6b)를 에칭하여 실린더 구조의 커패시터부(9)를 형성한다.
다음에, 도 7의 (C)에 도시한 바와 같이, 커패시터부(9) 내부의 표면적을 증대시키기 위한 HSG를 형성한다. 구체적으로는, 기판 전면에 인 등을 도핑한 비정질 실리콘을 40㎛ 정도의 막두께로 성막하고, 에치백법에 의해 표면의 비정질 실리콘만을 제거하여 실린더 구조의 내벽에만 비정질 실리콘(10)을 형성한다. 그 후, 비정질 실리콘(10)을 결정화가 생기는 정도의 온도로 가열한다. 그러면, 실리콘 원자가 높은 이동도로 확산하고, 실리콘 원자가 서로 충돌하여 결정핵이 형성된다. 결정화는 결정핵이 형성된 곳에서 심부로 진행되어, 지름 수십nm 정도의 반구 형상의 결정립으로 되어, HSG 구조가 형성된다.
다음에, 도 7의 (D)에 도시한 바와 같이 RTN법에 의해 HSG 구조의 표면에 실리콘질화막(12)을 형성한다. 그 후, CVD법 등에 의해 5산화탄탈막(2)을 8nm 정도의 막두께로 성막하고, 계속해서 RT0에 의해 5산화탄탈막(2)의 산화 처리를 행하여, 5산화탄탈막(2)의 결정성을 향상시킨다. 그 때, RT0를, 예를 들면 대기압, 산소 유량 5SLM의 조건으로 1분간 행함에 의해 5산화탄탈막(2)을 포함하는 적층막의 굴절 율이 극대가 되도록 5산화탄탈막(2)의 결정성을 향상시킬 수 있다.
그 후, RT0 처리의 타당성을 판단하기 위해서 DRAM 웨이퍼의 일부를 이용하여 굴절율의 측정을 행한다. 엘립소미터에 의한 측정은 보통 50㎛×50㎛ 정도의 크기가 있으면 좋기 때문, DRAM의 칩 영역(13)에 측정용의 패턴을 형성할 수도 있는데, 예를 들면, 도 8의 (C)에 도시한 바와 같이, 스크라이브선(14)을 이용함에 의해 칩의 면적을 증가시키는 일 없이 평가를 행하는 것이 가능하게 된다. 그 때, 측정 영역의 단면은, 도 8의 (A)에 도시한 바와 같이 실리콘 웨이퍼(1)상에 폴리실리콘(7)과 실리콘질화막(12)과 5산화탄탈막(2)이 3층 적층된 구조나, 도 8의 (B)에 도시한 바와 같이 실리콘 웨이퍼(1)상에 실리콘질화막(12)과 5산화탄탈막(2)이 2층 적층된 구조로 되는 것이 바람직하다.
그리고, 적층구조의 유전체막의 굴절율을 측정함으로써 DRAM의 커패시터의 용량을 정확히 예측하는 것이 가능하게 된다.
RT0 처리가 불충분한 경우는 더욱 RT0처리를 추가하거나, 설정 온도와 실제의 처리 온도 사이에 어긋남이 있는 경우에는 장치의 설정 온도를 조정하는 등의 조치를 시행함으로써, 불량의 발생을 최소한으로 억제할 수 있다.
또한 본 실시예의 방법으로 형성한 DRAM의 1셀당의 용량(fF)과 RT0 온도와의 상관은 도 9에 도시한 바와 같이 되고, 이러한 데이터를 미리 준비함으로써 DRAM으로서 완성되기 전의 상태에 있어서도 RT0 처리 후의 굴절율로부터 DRAM의 셀용량을 정확히 예측할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 유전체막의 열처리 후의 굴절율을 측정함으로써 최상층의 유전체막의 결정성뿐만 아니라, 계면에 형성된 막을 포함하는 적층막 전체의 굴절율을 측정할 수 있게 되고, 제조 도중의 단계에서도 커패시터의 용량을 간편하고 또한 확실히 추측할 수 있다.
또한, 굴절율을 이용하여 유전체막의 결정성을 평가함에 의해, 비파괴적으로 측정을 행할 수 있어, 측정용의 샘플을 별도 제작할 필요가 없어지고, 측정에 요하는 공정 단계를 삭감할 수 있다.
또한, 본 발명의 방법을 이용하여, 장치마다 미리 RT0 온도와 굴절율의 상관 데이터와 측정함으로써 장치간의 처리 온도의 편차나, 장치의 경시적인 변동을 알 수 있고, 열처리 후에 측정한 굴절율의 데이터와 비교한 결과를 피드백함으로써 반도체 제조 장치의 상태를 항상 일정하게 유지할 수 있다.
또한, DRAM 등의 반도체 메모리 장치의 일부(스크라이브선 등)을 이용하여 굴절율의 측정을 행함에 의해, 실제의 제품 웨이퍼에 성막한 유전체막의 굴절율을 측정할 수 있어, 반도체 메모리 장치의 셀 용량을 정확히 예측할 수 있다.
그러나, 본 발명의 특성과 이점이 상기 설명에서 상술되었지만, 이는 예증적인 것이며, 첨부된 특허청구범위 내에서 부품의 배치에 수정이 가해질 수 있다.

Claims (19)

  1. 기판 상에 퇴적된 유전체막 평가 방법에 있어서,
    산소를 포함하는 분위기에서 수행되는 열처리 전후의 상기 유전체막의 결정성의 변화 및 비유전율에서의 변화 중 적어도 하나가 상기 유전체막의 굴절율을 측정함으로써 평가되는 것을 특징으로 하는 유전체막의 평가 방법.
  2. 제 1항에 있어서,
    상기 유전체막은 상이한 비유전율을 각각 갖는 다수의 유전체막의 적층막으로 구성되고 상기 다수의 유전체막 전체의 비유전율을 추측하기 위해 상기 적층막의 굴절율이 측정되는 것을 특징으로 하는 유전체막의 평가 방법.
  3. 제 1항에 있어서,
    상기 다수의 유전체막은 상기 열처리에 의해 결정성이 변화되는 유전체막과 상기 열처리에 의해 막두께가 변화되는 유전체막을 포함하는 것을 특징으로 하는 유전체막의 평가 방법.
  4. 제 1항에 있어서,
    상기 유전체막은 5산화탄탈막, 산화이트륨막 또는 산화하프늄막 중 어느 하나를 포함하는 것을 특징으로 하는 유전체막의 평가 방법.
  5. 제 1항에 있어서,
    상기 유전체막은 실리콘 또는 폴리실리콘막상에 직접 또는 실리콘산화막 또는 실리콘질화막을 개재하여 상기 실리콘 또는 폴리실리콘막 상에 형성되는 것을 특징으로 하는 유전체막의 평가 방법.
  6. 제 5항에 있어서,
    상기 실리콘 또는 상기 폴리실리콘의 계면에 상기 열처리에 의해 실리콘산화막이 형성되는 것을 특징으로 하는 유전체막의 평가 방법.
  7. 제 1항에 있어서,
    상기 굴절율은 분광 엘립소미터(spectral ellipsometer)에 의해 측정되는 것을 특징으로 하는 유전체막의 평가 방법.
  8. 기판상에 퇴적된 유전체막을 산소를 포함하는 분위기중에서 열처리하는 열처리 장치의 온도 교정 방법에 있어서,
    상기 열처리 온도와 상기 온도에서 열처리된 상기 유전체막의 굴절율의 상관 데이터를 이용하여, 상기 열처리 장치의 설정 온도와 실제의 처리 온도 사이의 어긋남을 보정하는 것을 특징으로 하는 열처리 장치의 온도 교정 방법.
  9. 제 8항에 있어서,
    다수의 상기 열처리 장치의 각각에 관해 취득한 상기 열처리 온도와 상기 유전체막의 굴절율의 상관 데이터를 참조하여, 상기 다수의 열처리 장치간의 온도차를 보정하는 것을 특징으로 하는 열처리장치의 온도 교정 방법.
  10. 제 8항에 있어서,
    상기 열처리 장치에 관해, 상기 열처리 온도와 상기 유전체막의 굴절율의 상관 데이터를 미리 취득하고, 상기 상관 데이터와 그 후에 처리한 상기 유전체막의 굴절율의 데이터를 비교하여, 상기 열처리 장치의 경시적인 온도 변동을 보정하는 것을 특징으로 하는 열처리 장치의 온도 교정 방법.
  11. 제 8항에 있어서,
    상기 유전체막은 상기 열처리에 의해 결정성이 변화되는 유전체막과 상기 열처리에 의해 막두께가 변화되는 유전체막을 포함하는 적층막으로 이루어지는 것을 특징으로 하는 열처리 장치의 온도 교정 방법.
  12. 제 8항에 있어서,
    상기 유전체막은 5산화탄탈막, 산화이트륨막 또는 산화하프늄막 중 어느 하나를 포함하는 것을 특징으로 하는 열처리 장치의 온도 교정 방법.
  13. 제 8항에 있어서,
    상기 굴절율은 분광 엘립소미터에 의해 측정되는 것을 특징으로 하는 열처리 장치의 온도 교정 방법.
  14. 커패시터 내에 유전체막을 형성한 후, 산소를 포함하는 분위기중에서 열처리를 수행하는 단계를 포함하는 반도체 메모리 장치의 제조 방법에 있어서,
    상기 유전체막에 대해 열처리를 수행하는 상기 단계는,
    반도체 메모리 장치가 형성되는 기판의 일부를 이용하여 상기 열처리 후의 상기 유전체막의 굴절율을 측정함으로써 상기 유전체막의 결정성의 변화 및 비유전율의 변화 중 적어도 하나를 평가하여, 상기 반도체 메모리 장치 완성 후의 상기 커패시터의 용량을 추측하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 반도체 메모리 장치의 스크라이브선 영역을 이용하여 상기 굴절율을 측정하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  16. 제 14항에 있어서,
    상기 유전체막은 비유전율이 서로 다른 다수의 유전체막의 적층막으로 이루어지고,
    상기 적층막의 굴절율을 측정함으로써 상기 다수의 유전체막 전체의 비유전율을 추측하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  17. 제 14항에 있어서,
    상기 유전체막은 5산화탄탈막, 산화이트륨막 또는 산화하프늄막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 유전체막은 실리콘 또는 폴리실리콘막상에 직접 또는 실리콘산화막 또는 실리콘질화막을 개재하여 상기 실리콘 또는 폴리실리콘막상에 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  19. 제 18항에 있어서,
    상기 실리콘 또는 상기 폴리실리콘의 계면에 상기 열처리에 의해 실리콘산화막이 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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