Claims (6)
외부로부터 유입되는 복합 영상 신호를 복합 동기 신호도 분리하여 출력하는 동기 신호 분리부(Sync. Separator)와 상기 동기 신호 분리부(Sync. Separator)에서 입력된 복합 동기 신호의 유용여부를 판단하여 하이/로우 레벨을 출력하는 동기 신호 검파부 및 상기 동기 신호 분리부의 출력과 동기 신호 검파부의 출력과 4FSC (NTSC: 14.31MHz)클록을 입력으로하여 보상된 수평 동기 신호를 출력하는 수평 동기 신호 보상부로 입력단을 구성한 위상동기루프의 수평동기신호 입력단 보상 장치에 있어서, 상기 수평 동기 신호 보상부는 상기 동기 신호 분리부(Sync. Separator)의 출력(Sep. Csync)과 상기 동기 신호 검파부(Sync. Detector)의 출력(SYD) 및 4FSC(NTSC:14.3MHz)클록을 입력으로하여 원 샷 펄스(One-Shot Pulse)를 발생하는 원 샷 펄스 발생기: 상기 완 샷 펄스 발생기로부터 완 샷 펄스를 받아 계수를 시작하여 리셀을 하고 윈도우 신호를 발생하는 윈도우 발생기: 상기 동기 신호 분리기의 출력(Sep. Csync)과 상기 윈도우 발생기에 접속되어 등화 펄스와 잡음이 제거된 등화 제거 신호(Eq Era Hsync)를 발생하는 직접 동기 신호 발생기(Direct Hsync): 상기 직접 동기 신호 발생기에서 생성된 한 주기의 원 샷 펄스를 입력으로 하고 910 분주를 위한 디코더의 출력으로 구성되어 10 비트 동기 카운터를 리세트하는 카운터 리세트기: 상기 카운터 리세트기의 출력단에 접속되어 4FSC 하강단 모드의 909까지 계수하고 중간에 원 샷 펄스가 인가 될 때 0부터 다시 계수하는 10비트 동기 카운터: 상기 10비트 동기 카운터의 출력에 접속되며 4FSC 클록의 20클록 시간 동안에도 동기 신호 분리기의 출력(Seo, Csync)의 에지가 검출되지 않을 때 강제로 수평 동기 신호를 생성하여 프리 런 동기 신호를 발생하고 직접 동기 신호 발생기로부터 출력된 등화 등기신호(Eq Era Hsync)를 합쳐서 보상동기신호(Compensated Hsync)를 발생하는 프리 런 동기신호 발생기: 및 상기 카운터 리세트기의 디코더에 접속되어 등화 제거 신호(Eq Era Hsync) 레벨을 바꾸는 역할과 듀티 리세트 신호를 발생하여 등화 제거신호와 프리 런 등기신호의 포지티브 듀티를 결정하는 동기 신호 듀티 결정기를 포함하는 위상동기루프의 수평동기신호 입력단 보상장치.It is possible to determine whether or not the composite sync signal inputted from the outside is mixed and outputted from the sync signal separator (Sync. Separator) and the sync signal separator (Sync. Separator). The input stage is a horizontal synchronization signal compensator for outputting a level signal, a synchronization signal detector for outputting a low level, an output of the synchronization signal detector, an output of the synchronization signal detector, and a 4FSC (NTSC: 14.31 MHz) clock to output a compensated horizontal synchronization signal. In the horizontal synchronization signal input stage compensation device of the phase synchronization loop, the horizontal synchronization signal compensator outputs the output of the synchronization signal separator (Sep. Csync) and the synchronization signal detector (Sync. Detector). One-shot pulse generator for generating one-shot pulses with (SYD) and 4FSC (NTSC: 14.3MHz) clock as inputs: one-shot pulse generator from the one-shot pulse generator A window generator for receiving and starting counting, reselling, and generating a window signal: an output of the synchronization signal separator (Sep. Csync) and an equalization removal signal (Eq Era Hsync) connected to the window generator to remove equalization pulses and noise. Generated direct sync signal generator (Direct Hsync): A counter reset device configured to reset a 10-bit sync counter by inputting one cycle of one-shot pulse generated by the direct sync signal generator and an output of a decoder for 910 division. : 10-bit synchronous counter connected to the output of the counter reset unit and counting up to 909 in 4FSC down-end mode and counting again from zero when one-shot pulse is applied in the middle: 4FSC clock connected to the output of the 10-bit sync counter A horizontal sync signal is forcibly generated when no edge of the output (Seo, Csync) of the sync signal separator is detected even during 20 clock times of And a free run sync signal generator for generating a free run sync signal and combining the equalized equalization signal (Eq Era Hsync) output directly from the sync signal generator to generate a compensated sync signal (Compensated Hsync). A horizontal synchronization signal of a phase-locked loop connected to include a synchronization signal duty determiner connected to change the level of the equalization cancellation signal (Eq Era Hsync) and generate a duty reset signal to determine the positive duty of the equalization cancellation signal and the free run registration signal. Input stage compensator.
제1항에 있어서, 상기 수평 동기신호 보상부의 입력은 동기신호 검파부의 출력과 4FSC (NTSC:14.31MHz) 클록을 사용함을 특징으로 하는 위상동기루프의 수평동기신호 입력단 보상장치.2. The horizontal synchronizing signal input stage compensator of claim 1, wherein the input of the horizontal synchronizing signal compensator uses an output of the synchronizing signal detector and a 4FSC (NTSC: 14.31 MHz) clock.
제1항에 있어서, 상기 동기신호 검파부의 하이/로우출력(SYD)레벨에 의해 입력 신호에 따른 직접 동기 신호를 발생하는 모드와 신호에 무관환 프리 런 동기신호를 발생하는 모드가 결정됨을 특징으로하는 위상동기루프의 수평동기신호 입력단 보상장치.The method of claim 1, wherein a mode for generating a direct sync signal according to an input signal and a mode for generating an unrelated free-run sync signal to the signal are determined by a high / low output (SYD) level of the sync signal detector. A horizontal synchronous signal input stage compensator for a phase synchronous loop.
제1항에 있어서, 상기 프리 런 동기 신호 발생기는 입력 신호에 따른 직접 동기 신호를 발생하는 출력 모드에서 일정 시간동안 입력신호가 검출되지 않을 경우에 수평동기신호의 주파수와 유사하게 프리 런 동기신호가 발생됨을 특징으로 하는 위상동기루프의 수평동기신호 입력단 보상장치.The free run sync signal generator of claim 1, wherein the free run sync signal is similar to the frequency of the horizontal sync signal when the input signal is not detected for a predetermined time in an output mode that generates a direct sync signal according to the input signal. A horizontal synchronous signal input stage compensation device of a phase synchronous loop, characterized in that generated.
제1항에 있어서, 상기 카운터 리세트기는 등화 동기 신호(Eq Era Hsync)의 완 샷 펄스와 910 분주를 위한 디코더 출력을 OR게이트를 통해 10비트 동기 카운터로 리세트됨을 특징으로 하는 위상동기루프의 수평동기신호 입력된 보상장치.The phase-lock loop of claim 1, wherein the counter reset unit resets the full-shot pulse of the equalization synchronization signal Eq Era Hsync and the decoder output for 910 division into a 10-bit synchronization counter through an OR gate. Horizontal sync signal input compensation device.
제1항에 있어서, 상기 윈도우 발생기는 등화 동기 신호(Eq Era Hsync)의 완 샷 펄스에 의해 세트되고, 그때부터 카운트를 시작하여 원하는 디코더의 값에 의해 리세트가 되도록 JK플립플롭IC를 사용함을 특징으로하는 위상동기루프의 수평동기신호 입력단 보상장치.2. The window generator according to claim 1, wherein the window generator uses the JK flip-flop IC to be set by the full shot pulse of the equalization synchronization signal (Eq Era Hsync), and then start counting and reset by the value of the desired decoder. A horizontal synchronous signal input stage compensator for a phase synchronous loop.