KR0144885B1

KR0144885B1 - A sync signal processing circuit of liquid projector

Info

Publication number: KR0144885B1
Application number: KR1019950018125A
Authority: KR
Inventors: 김익송
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-06-29
Filing date: 1995-06-29
Publication date: 1998-07-15
Also published as: KR970004640A

Abstract

본 발명은 액정 프로젝터의 동기 신호 처리 회로에 관한 것으로, 특히 액정 프로젝터의 동기 관련 계통도(PLL)가 다단으로 구성되어 있어 시스템이 복밥한 경우 입력 동기 신호를 정상적인 경우와 비정상적인 경우로 판단하여 선택적으로 동기 신호를 달리 하도록 구성한 회로에 관한 것이며, 입력되는 복합 동기 신호에서 동기 신호의 유무를 판별하는 동기 신호 판별 회로부, 동기 신호 판별 회로부에서 동기 신호를 검출하였을 경우 상기 동기 분리기에서 출력되는 수평 동기 및 수직 동기를 선택하고, 동기 신호를 검출하지 못하였을 경우 상기 위상 보정된 수평 동기를 선택하고 수직 동기는 접지 시키는 동기 절환부를 포함하는 것을 특징으로 하며, 입력 신호의 유무에 따라 동기 신호를 차별화 함으로 해서, 정상적인 입력인 경우 선명한 화질을 얻을 수 있으며, 입력 동기 신호가 없는 경우에도 PLL이 안정화 되어 OSD(On Screen Display)를 제대로 볼 수 있는 잇점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization signal processing circuit of a liquid crystal projector. Particularly, when a system is duplicated because a synchronization related schematic diagram (PLL) of a liquid crystal projector is configured in multiple stages, the input synchronization signal is judged to be normal and abnormal and selectively synchronized. And a circuit configured to make a different signal, and a horizontal signal and a vertical signal output from the synchronization separator when the synchronization signal is detected by the synchronization signal discrimination circuit section for discriminating the presence or absence of a synchronization signal in the input composite synchronization signal. And selecting a phase corrected horizontal sync and vertical sync when the sync signal is not detected. The sync switch may be grounded, and the sync signal may be differentiated according to the presence or absence of an input signal. If the input is clear And even in the absence of an input sync signal, the PLL is stabilized so that the On Screen Display (OSD) can be seen properly.

Description

Sync signal processing circuit of LCD projector

제1도는 종래의 프로젝터의 동기 신호 처리 회로 블록도1 is a block diagram of a synchronization signal processing circuit of a conventional projector.

제2도는 본 발명의 액정 프로젝터의 동기 신호 처리 회로의 블럭도2 is a block diagram of a synchronization signal processing circuit of the liquid crystal projector of the present invention.

제3도는 제2도의 배속 주사 변환부의 상세 블럭도FIG. 3 is a detailed block diagram of the double speed scanning converter of FIG.

제4도는 제2도의 액정 제어부의 상세 불럭도4 is a detailed block diagram of the liquid crystal controller of FIG.

본 발명은 액정 프로젝터의 동기 신호 처리 회로에 관한 것으로, 특히 액정 프로젝터의 동기 관련 계통도(PLL)가 다단으로 구성되어 있어 시스템이 복밥한 경우 입력 동기 신호를 정상적인 경우와 비정상적인 경우로 판단하여 선택적으로 동기 신호를 달리 하도록 구성한 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization signal processing circuit of a liquid crystal projector. Particularly, when a system is duplicated because a synchronization related schematic diagram (PLL) of a liquid crystal projector is configured in multiple stages, the input synchronization signal is judged to be normal and abnormal and selectively synchronized. It relates to a circuit configured to different signals.

제1도는 종래의 액정 프로젝터의 동기 처리 블록도이며, 복합 동기 신호가 동기 처리부(40)에 입력되어 동기 분리후 32fH(503KHz) 발진 회로에서 발생된 신호와 위상을 제어하기 위해 입력된 후 수평(H) , 수직(V)신호가 출력된다. 여기서 수평, 수직 신호는 1차적으로 PLL(Phase Lock Loop)이 동작되어 위상 제어가 이루어 진다. 의사 플라이 백 신호부(50)에 수평 동기 신호가 가해져 32fH(503KHz) 발진기에 위상 제어를 하고 피드백 신호를 만들어 공급한다. 또한 수평, 수직 동기 신호는 후단에 있는 배속 주사 변환부(60)에 입력되어 기준 신호로서 동작하고 필요한 클럭을 발생시킨다. 여기서 2차적으로 PLL이 동작하게 되어 위상 제어가 이루어 진다. 다음으로 2H 동기 신호(31.5KHz)가 출력되어 액정 제어부(70)에 입력되며 액정 표시기(LCD) 모듈이 필요로 하는 클럭들을 발생한다. 여기서 3차적으로 PLL을 거쳐 위상이 보상된다. 마지막으로 이 단에서 발생된 클럭을 알맞게 분주하고 최종적인 수평, 수직 동기를 생성하여 전체적으로 시스템을 제어하게 된다.FIG. 1 is a block diagram of a synchronous processing of a conventional liquid crystal projector. The composite synchronous signal is input to the synchronous processing unit 40 and then horizontally inputted to control a signal and a phase generated from a 32 fH (503 KHz) oscillation circuit after synchronous separation. H), vertical (V) signal is output. In this case, the phase lock is primarily performed by the phase lock loop (PLL). A horizontal synchronizing signal is applied to the pseudo flyback signal unit 50 to control the phase of the 32fH (503 KHz) oscillator and to supply and produce a feedback signal. In addition, the horizontal and vertical synchronization signals are input to the double speed scanning converter 60 at the rear end to operate as a reference signal and generate a required clock. Here, the PLL is secondarily operated to perform phase control. Next, a 2H synchronization signal (31.5 KHz) is output and input to the liquid crystal controller 70 to generate clocks required by the liquid crystal display (LCD) module. Here, the phase is compensated through the PLL third. Finally, the clock generated in this stage is properly divided and the final horizontal and vertical sync are generated to control the system as a whole.

상술한 것과 같이 PLL이 3단으로 구성되어 동작을 하는 경우 동기 신호는 첫단의 PLL이 크게 영향을 미쳐 동기 신호가 이상한 경우(브이씨알이 비정상인 경우) PLL이 응답 속도 및 풀인 레인지(Pull In Range)가 상관되어 지터(Jitter) 및 화면의 상부등이 휘는 문제가 발생한다. 즉 응답 속도를 빠르게 하면 노이즈의 영향에 의해 지터가 발생하고 응답 속도를 느리게 하면 화면의 상부가 휘는 현상이 발생한다.As described above, when the PLL is composed of three stages of operation, the synchronization signal is greatly influenced by the PLL of the first stage, and the synchronization signal is abnormal (when the BC-AL is abnormal). ) Is correlated, causing jitter and the upper part of the screen to bend. In other words, if the response speed is increased, jitter occurs due to the influence of noise, and if the response speed is slowed, the upper part of the screen is bent.

따라서 본 발명의 목적은 배속 주사 변환 및 액정 제어 회로가 필요한 경우 PLL 의 단수가 많아져 시스템이 복잡해지기 때문에 입력 신호가 정상적인 경우 PLL의 단수를 한단 줄여 화면에 지터 및 화면 상부의 휘는 현상을 제거한 회로를 제공하는데 있다.Therefore, an object of the present invention is to reduce the number of stages of the PLL when the input signal is normal to eliminate the jitter and the bending of the upper part of the screen when the input signal is normal because the number of stages of the PLL increases when the double speed scan conversion and the liquid crystal control circuit are required. To provide.

상기의 목적을 달성하기 위한 본 발명에 의한 입력되는 복합 동기 신호를 수평 동기와 수직 동기로 분리하는 동기 분리기, 상기 수평 동기의 제어에 의해 국부 발진기의 클럭을 32분주하여 위상 제어된 수평 동기를 생성하는 32분주기, 상기 위상 제어된 수평 동기를 내부적으로 카운트하여 상기 동기 분리기에서 출력된 수직 동기의 제어에 따라 위상 보정된 수직 동기를 생성하는 수직 카운트 다운기, 상기 32분주기에서 출력된 신호를 위상 제어(PLL)하기 위한 의사 플라이 백 신호기로 구성되어 위상 보정된 수평 동기(H)와 수직 동기(V)를 출력하는 동기 신호 처리부와, 상기 수평 동기와 수직 동기를 입력하여 위상 보정된 2배 수평 동기(2H)를 출력하는 배속 주사 변환부와 상기 2H를 입력하여 액정 표시기 모뮬이 필요로하는 클럭을 발생시키는 액정 제어부를 구비한 액정 프로젝터의 동시 신호 처리 회로에 있어서, 상기 입력되는 복합 동기 신호에서 동기 신호의 유무를 판별하는 동기 신호 판별 회로부: 상기 동기 신호 판별 회로부에서 동기 신호를 검출하였을 경우 상기 동기 분리기에서 출력되는 수평 동기 및 수직 동기를 선택하고, 동기 신호를 검출하지 못하였을 경우 상기 위상 보정된 수평 동기를 선택하고 수직 동기는 접지 시키는 동기 절환부를 포함하는 것을 특징으로 한다.To achieve the above object, a synchronization separator for separating an input composite synchronization signal according to the present invention into a horizontal synchronization and a vertical synchronization, and generating a phase-controlled horizontal synchronization by splitting a clock of a local oscillator by controlling the horizontal synchronization. A 32-minute divider, a vertical count-down unit which internally counts the phase-controlled horizontal sync to generate a phase-corrected vertical sync according to the control of the vertical sync output from the sync separator, and outputs a signal output from the 32 divider Synchronous signal processing unit configured as a pseudo flyback signal for phase control (PLL) and outputting a phase-corrected horizontal sync (H) and a vertical sync (V), and a phase-correction by inputting the horizontal sync and vertical sync Liquid crystal control for generating a clock required by the liquid crystal display module by inputting the double speed scanning converter which outputs a horizontal synchronization (2H) and the 2H. A simultaneous signal processing circuit of a liquid crystal projector comprising: a synchronization signal discrimination circuit section for determining whether a synchronization signal is present in the input composite synchronization signal: outputted from the synchronization separator when the synchronization signal detection circuit section detects a synchronization signal; When the horizontal synchronization and the vertical synchronization is selected, and if the synchronization signal is not detected, the phase-corrected horizontal synchronization is selected and the vertical synchronization includes a synchronization switch for grounding.

이하에서 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 액정 프로젝터의 동기 신호 처리 회로의 블럭도이며, 복합 동기 신호를 수평 동기와 수직 동기로 분리하는 동기 분리기(1100, 수평 동기의 제어에 의해 국부 발진기의 클럭을 32분주하는 32분주기(130), 수평 동기를 내부적으로 카운트하여 수직 동기의 제어에 따라 위상 보정된 수직동기를 생성하는 수직 카운트 다운기(120), 32분주기에서 출력된 신호를 위상 제어(PLL) 하기 위한 의사 플라이 백 신호기(140)로 구성되어 위상 보정된 수평 동기(H)와 수직 동기(V)를 출력하는 동기 신호 처리부(100)와, 복합 동기 신호에서 동기 신호의 유무를 판별하는 동기 신호 판별 회로부(2000)와, 동기 신호 판별 회로부(200)의 동기 신호 유무에 따라서 하이(H)와 로우(L)로 스위치되는 동기 절환부(300)와, 복합 동기 신호에서 동기 신호의 입력하여 위상 보정된 2배 수평 동기(2H)를 출력하는 배속 주사 변환부(400)와, 2H를 입력하여 액정표시기 모뮬이 필요로하는 클럭를 발생시키는 액정 제어부(500)로 구성되어 있다.2 is a block diagram of a synchronization signal processing circuit of the liquid crystal projector of the present invention, and a synchronization separator 1100 for separating a composite synchronization signal into a horizontal synchronization and a vertical synchronization 32, which divides the clock of the local oscillator 32 by the control of the horizontal synchronization. Divider 130, a vertical countdown unit 120 that internally counts horizontal sync to generate a phase corrected vertical sync according to the control of vertical sync, and phase-controls (PLL) the signal output from the 32 divider Synchronous signal processing unit 100 composed of a pseudo flyback signal generator 140 for outputting the phase-corrected horizontal sync (H) and vertical sync (V), and a sync signal discrimination circuit unit for discriminating the presence or absence of a sync signal in the composite sync signal. And a phase correction by inputting the synchronization signal in the composite synchronization signal (2000), the synchronization switching unit (300) switched to the high (H) and the low (L) in accordance with the presence or absence of the synchronization signal of the synchronization signal determination circuit unit (200). 2 And a horizontal synchronization (2H) double-speed scan converter 400 which outputs a, consists of a liquid crystal controller 500 to the liquid crystal display momyul keulreokreul occurs that requires input your 2H.

제3도는 제2도의 배속 주사 변환부의 상세 블록도이며, 입력된 수평 신호(H) 신호를 기준으로 하여 파형 정형(410), 위상 비교(420), 로우패스 필터(430), 전압 제어 발진기(VCO)(440), 2H 출력하는 910분주기와 2분주기가 구비된 분주기(450), 각종 클럭을 발생시키는 클럭 생성부(460)로 구성된다.FIG. 3 is a detailed block diagram of the double speed scan converter of FIG. 2. The waveform shaping 410, the phase comparison 420, the low pass filter 430, and the voltage controlled oscillator are based on the input horizontal signal H. VCO) 440, a 910 divider for outputting 2H, a divider 450 provided with two dividers, and a clock generator 460 for generating various clocks.

제4도는 제2도의 액정 제어부의 상세 불럭도이며, 수직 동기(v)와 2H를 입력으로 하여 위상 비교기(510)와, 로우패스 필터(520)와, 전압 제어 발진기(VCO)(530)와, 클럭 발생기(550)와, 400분주기와 525분주기를 구비하여 수직 동기와 2H를 출력하는 분주기(540)로 구성되어 있다.4 is a detailed block diagram of the liquid crystal controller shown in FIG. 2, and includes a phase comparator 510, a low pass filter 520, a voltage controlled oscillator (VCO) 530, and inputs the vertical synchronization v and 2H. And a clock generator 550, and a divider 540 having a 400 divider and a 525 divider to output vertical synchronization and 2H.

따라서 본 발명의 구체적인 실시예를 제2도를 참조하여 상세히 설명한다.Therefore, a specific embodiment of the present invention will be described in detail with reference to FIG.

제2도에서 도시 한 바와 같이 복합 동기 신호가 동기 신호 처리부(100)와 동기 신호 판별 회로부(200)에 입력한다. 동기 신호 처리부(100)에 입력된 복합 동기 신호는 내부적으로 동기 분리기(110)에서 동기 분리를 행한 후 기준 위상을 만들어 낸다. 한편 32fH(503KHz) 국부 발진기(150)에 의해 발진된 클럭 신호는 32 분주기(130)에서 32분주를 한 후 기준 수평 동기(H)와 위상 비교되어 제어 되며, 위상 보정된 수평 동기(H1)을 출력하고 이 신호는 수직 동기 신호 발생을 위해 내부적으로 수직 카운트 다운기(120)에서 카운트 다운된 후 입력된 수직 동기에 의해 위상이 동기된 수직 동기(V)를 출력하게 된다. 한편 출력된 위상 보정된 수평 동기(H1) 신호는 위상 동기 루프(PLL) 구조상 피드 백 신호를 필요로 하므로 의사 플라이 백 신호기(140)에 의해 위상 보정된 수평 신호(H)를 동기 분리부(100)로 궤환시킨다. 동기 신호 판별 회로기(200)에서는 입력되는 신호가 정상적인 경우(동기 신호기 존재하는 경우)에는 로우 레벨(L)를 출력하고, 동기 신호가 없는 경우에는 하이 레벨(H)를 출력하여 동기 절환부(300)를 제어하게 된다. 정상적으로 복합 동기 신호가 입력되는 경우는 동기 분리기(110)에서 동기 분리되어 출력되는 수평 동기(H2) 및 위상 보정된 수직동기를 선택하여 출력하며, 복합 동기 신호가 입력되지 않는 경우 즉, 비디오 테이프가 없거나 무 채널인 경우에는 위상 보정된 수평 동기(H1)를 선택하고, 수직 동기(V)는 접지하도록 구성되어 있다. 배속 주사 변화 회로(400)에서는 제3도의 배속 주사 변환 회로 상세도에 도시 된 바와 같이 동기 절환부(300)에서 선택된 수평 동기(H)를 입력으로 위상 동기 루프(PLL)를 구성하여 소정의 클럭들을 발생한다. 즉, 입력된 수평 신호(H) 신호를 기준으로 하여 파형 정형(410), 위상 비교(420), 로우패스 필터(430), 전압 제어 발진기(VCO)(440)를 거쳐 1820fH(28,6MHz) 신호를 발생시키고, 이 신호를 분주기(450)에서 910분주와 2분주를 하여 궤환 신호 및 2H(31.5KHz) 신호로 발생시킨다. 한편 1820fH(28.6MHz) 신호는 클럭 생성부(460)에서 A/D, D/A, 메모리를 제어하는데 필요한 클럭들로 디코딩 되어 진다. 이 배속 주사 변환 회로(400)에서 출력된 2배 수평 동기(2H)와 수직 동기(V)는 액정 제어 회로(500)에 입력된다. 제4도에 액정 제어 회로의 상세도가 되어 있으며, 입력된 2배 수평 동기(2H)는 위상 비교기(510)에서 위상 비교후 오차 값을 출력하게 되고, 이 오차 값은 로우패스 필터(520)에 의해 직류 성분으로 변환되며, 전압 제어 발진기(VCO)(530)에 입력되어 발진 주파수를 제어하게 된다. 액정 프로젝터인 경우 800fH(12.6MHz)를 발생시켜 클럭 발생기(550)로 입력되어 액정 표시기(LCD) 판넬를 구동하는 각종 클럭을 발생시키며, 분주기(540)에서 400분주를 한후 2H동기(31.5KHz)를 출력하며 위상 비교기(510)로 입력된다. 따라서 400분주된 신호를 525분주로 한번 더 분주하여 60Hz 수직 동기 신호를 생성 후 입력되는 수직 동기에 의해 위상이 제어되어 수직 동기(V)를 출력하게 된다.As shown in FIG. 2, the composite synchronization signal is input to the synchronization signal processing unit 100 and the synchronization signal discrimination circuit unit 200. The composite synchronization signal input to the synchronization signal processing unit 100 internally performs synchronization separation at the synchronization separator 110 to generate a reference phase. On the other hand, the clock signal oscillated by the 32fH (503KHz) local oscillator 150 is controlled in phase comparison with the reference horizontal synch (H) after 32 divisions are performed in the 32 divider 130, and the horizontal synch corrected phase (H1) is performed. This signal is internally counted down from the vertical countdown device 120 to generate a vertical synchronization signal, and then outputs a vertical synchronization V whose phase is synchronized by the input vertical synchronization. On the other hand, the output phase-corrected horizontal synchronizing (H1) signal requires a feedback signal due to the phase-lock loop (PLL) structure. Feedback). The synchronization signal discrimination circuit 200 outputs a low level L when the input signal is normal (when a synchronization signal exists), and outputs a high level H when there is no synchronization signal, thereby outputting a synchronization switch ( 300). When the composite synchronization signal is normally input, the horizontal synchronization (H2) and the phase-corrected vertical synchronization, which are separated and output by the synchronization separator 110, are selected and output. When the composite synchronization signal is not input, that is, the video tape is In the case of no channel or no channel, the phase-corrected horizontal sync H1 is selected and the vertical sync V is configured to ground. In the double speed scanning change circuit 400, as shown in the detailed diagram of the double speed scanning conversion circuit of FIG. 3, a phase locked loop PLL is formed by inputting the horizontal synchronization H selected by the synchronization switching unit 300 to a predetermined clock. Occurs. That is, 1820 fH (28,6 MHz) through the waveform shaping 410, the phase comparison 420, the low pass filter 430, the voltage controlled oscillator (VCO) 440 on the basis of the input horizontal signal (H) signal A signal is generated, and this signal is divided into 910 and 2 divisions in the divider 450 to generate a feedback signal and a 2H (31.5 KHz) signal. Meanwhile, the 1820fH (28.6MHz) signal is decoded into clocks necessary for controlling the A / D, D / A, and memory in the clock generator 460. The double horizontal synchronization 2H and the vertical synchronization V output from this double speed scan conversion circuit 400 are input to the liquid crystal control circuit 500. 4 is a detailed view of the liquid crystal control circuit, and the input double horizontal synchronization 2H outputs an error value after phase comparison in the phase comparator 510, and the error value is a low pass filter 520. It is converted into a DC component by being input to the voltage controlled oscillator (VCO) 530 to control the oscillation frequency. In the case of a liquid crystal projector, 800 fH (12.6 MHz) is generated and input to the clock generator 550 to generate various clocks for driving a liquid crystal display (LCD) panel. Is output to the phase comparator 510. Therefore, the 400 divided signal is divided once again into 525 divisions to generate a 60 Hz vertical synchronization signal, and then the phase is controlled by the vertical synchronization input to output the vertical synchronization V. FIG.

한편 동기 신호가 없는 무 채널인 경우에 동기 절환부(300)에서는 수직 동기(V)가 접지 레벨로 되어 후단에 입력되지 않는다. 배속 수사 변환 회로(400)와 액정 제어 회로(500)에서 자체적으로 수평 동기(H)를 기준으로 카운트 다운하여 수직 동기를 발생시킨다.On the other hand, in the case where there is no synchronization signal, the synchronization switch unit 300 is vertically synchronized to the ground level and is not input to the rear stage. The double speed investigation converting circuit 400 and the liquid crystal control circuit 500 themselves count down based on the horizontal synchronization H to generate vertical synchronization.

상술한 바와 같이 본 발명에 의하면, 입력 신호의 유무에 따라 동기 신호를 차별화 함으로 해서, 정상적인 입력인 경우 선명한 화질을 얻을 수 있으며, 입력 동기 신호가 없는 경우에도 PLL이 안정화 되어 OSD(On Screen Display)를 제대로 볼 수 있는 잇점이 있다.As described above, according to the present invention, by synchronizing the synchronization signal according to the presence or absence of the input signal, it is possible to obtain a clear picture quality in the case of a normal input, the PLL is stabilized even in the absence of the input synchronization signal OSD (On Screen Display) There is an advantage to seeing properly.

Claims

A synchronous separator which separates the input composite synchronous signal into a horizontal synchronous and a vertical synchronous, a 32 divider which divides the clock of the local oscillator by 32 to generate a phase controlled horizontal synchronous by controlling the horizontal synchronous, and the phase-controlled horizontal synchronous A vertical countdown that internally counts and generates a phase-corrected vertical sync according to the control of the vertical sync output from the sync separator, and a pseudo flyback signal for phase-controlling (PLL) the signal output from the 32 dividers A synchronous signal processor for outputting a phase-corrected horizontal sync (H) and a vertical sync (V), and a double-speed scan conversion for inputting the horizontal sync and vertical sync and outputting a phase-corrected double horizontal sync (2H) And a synchronization signal processing circuit of a liquid crystal projector having a liquid crystal controller for inputting the 2H to generate a clock required by the liquid crystal display module. A synchronization signal discrimination circuit unit for determining the presence or absence of a synchronization signal in the input composite synchronization signal: selecting a horizontal synchronization and a vertical synchronization output from the synchronization separator when the synchronization signal detection circuit unit detects a synchronization signal, and And a synchronization switch for selecting the phase corrected horizontal synchronization and grounding the vertical synchronization when no signal is detected.

According to claim 1, wherein when the synchronization switching unit does not detect a synchronization signal, the vertical synchronization is a ground level, the vertical speed is corrected by counting down based on the horizontal synchronization in the double-speed investigation converter and the liquid crystal controller based on the vertical A synchronization signal processing circuit of a liquid crystal projector, characterized by generating synchronization.