KR970702619A - 복수의 전송게이트를 포함하는 고속 래치회로 및 이것을 사용하는 파이프라인된 마이크로프로세서(a high-speed latch circuit including multiple transmission gates and a pipelined microprocessor employing the same) - Google Patents
복수의 전송게이트를 포함하는 고속 래치회로 및 이것을 사용하는 파이프라인된 마이크로프로세서(a high-speed latch circuit including multiple transmission gates and a pipelined microprocessor employing the same)Info
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Abstract
입력라인과 출력라인 사이에서 제2전송게이트에 전기적으로 직렬로 도통된 제1전송게이트가 있는 래치회로가 설치된다. 래치회로는 1개의 클럭신호에 의거 제어되며, 래치 내지 연소자는 클럭신호의 에지에서 양 전송게이트를 동시에 인에이블시키기 위해 사용된다. 양 전송게이트가 인에이블되는 시간의 길이는 지연소자에 관련된 전기적인 지연에 의해 결정된다. 양 전송게이트가 인에이블되는 경우 입력라인은 출력라인에 전기적으로 커플링된다. 제2전송게이트의 출력에 있는 유지회로는 입력라인이 출력라인으로부터 디커플링된 후에 래치의 출력의 논리값을 유지한다. 하나의 구현예에서,지연소자는 직렬로 커플링된 인버터의 집합으로 구현되며, 시간 지연의 길이는 양 전송게이트가 인에이블되는 타임윈도를 제어한다. 래치회로는 마이크로프로세서내 파이프라인 스테이지들 사이에서 사용될 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 단일 시스템 클럭에 의해 제어되는 래치를 사용한 파이프라인된 마이크로 프로세서의 블럭도이다,
제5도는 클럭신호의 하강 에지로 인에이블되는 단일 클럭 시스템용 고속래치의 회로이다.
Claims (25)
- 입력신호를 수신화하기 위한 데이타 입력노드와, 상기 데이타 입력노드에 커플링된 제1단자와, 제2단자, 제어단자를 가지는 제1전송게이트와, 제1단자, 제2단자, 제어단자를 가지며, 상기 제1단자는 상기 제1전송게이트의 상기 제2단자에 커플링되고, 상기 제어단자는 클럭신호를 수신하기 위해 커플링되는 제2전송게이트와, 상기 제2전송게이트의 상기 제2단자에 커플링되며, 상기 제2전송게이트의 상기 제2단자의 논리값을 유지시킬 수 있는 유지회로와, 상기 제1전송게이트의 상기 제어단자에 커플링되며, 상기 클럭신호를 지연시켜 지연된 클럭신호를 상기 제1전송게이트의 상기 제어단자에 제공할 수 있는 지연소자를 포함하는 래치회로.
- 제1항에 있어서, 상기 유지회로는, 상기 제2전송게이트의 상기 제2단자에 연결된 입력단자와, 출력단자를 가지는 제1인버터와, 상기 제1인버터의 출력단자에 연결된 입력단자와, 유지인버터의 입력단자에 연결된 출력 단자를 가지는 트리클 인버터를 포함하는 것을 특징으로 하는 래치회로.
- 제1항에 있어서, 상기 지연소자는, 상기 클럭신호를 수신하기 위해 연결된 입력단자와, 출력단자를 가지는 제1인버터와, 상기 제1인버터의 상기 출력단자에 연결된 입력단자와, 출력단자를 가지는 제2인버터와, 상기 제2인버터의 상기 출력단자에 연결된 입력단자와, 상기 제1전송게이트의 상기 제어단자에 연결된 출력단자를 가지는 제3인버터를 포함하는 것을 특징으로 하는 래치회로.
- 제1항에 있어서, 서로 직렬로 커플링된 제1인버터와 제2인버터를 더 포함하며, 상기 제2인버터의 출력라인은 상기 지연소자의 입력라인에 커플링되어 상기 클럭신호가 상기 지연소자를 통해 전파하기 전에 상기 제1 및 제2인버터를 통해 전파하도록 하는 것을 특징으로 하는 래치회로.
- 제4항에 있어서, 상기 제2인버터의 출력라인은 상기 제2전송게이트의 상기 제어단자에 커플링되는 것을 특징으로 하는 래치회로.
- 제5항에 있어서, 상기 제1인버터의 출력라인은 상기 제2전송게이트의 제2제어단자에 커플링되는 것을 특징으로 하는 래치회로.
- 제1항에 있어서, 상기 지연소자의 입력라인에 커플링되는 출력라인을 가지는 인버터를 더 포함하여 상기 클럭신호가 상기 지연소자를 통해 전파하기 전에 상기 인버터를 통해 전파하도록 하는 것을 특징으로 하는 래치회로.
- 제7항에 있어서, 상기 인버터의 출력라인은 상기 제2전송게이트의 상기 제어단자에 커플링되는 것을 특징으로 하는 래치회로.
- 제1항에 있어서, 상기 제2전송게이트의 상기 제2단자에 커플링되는 입력라인율 가지는 제1인버터를 더 포함하는 것을 특징으로 하는 래치회로.
- 제1항에 있어서, 상기 지연소자는 복수의 직렬로 커플링된 인버터를 포함하는 것을 특징으로 하는 래치회로.
- 입력신호를 수신화하기 위한 데이타 입력노드와, 상기 데이타 입력노드에 커플링된 제1단자와, 제2단자, 제어단자를 가지는 제1전송게이트와, 제1단자, 제2단자, 제어단자를 가지며, 상기 제1단자는 상기 제1전송게이트의 상기 제2단자에 커플링되며, 상기 제어단자는 클럭신호를 수신하기 위해 커플링되는 제2전송게이트와, 상기 제2전송게이트의 상기 제2단자에 커플링되며, 상기 제2전송게이트의 상기 제2단자의 논리값을 유지시킬 수 있는 유지회로와, 상기 제1전송게이트의 상기 제어단자에 커플링되며, 상기 클럭신호를 지연시켜 지연된 클럭신호를 상기 제1전송게이트의 상기 제어단자에 제공할 수 있으며, 복수의 직렬로 커플링된 인버터를 포함하는 지연소자와, 상기 제2전송게이트의 제2단자에 연결된 입력단자와, 출력단자를 가지는 제1인버터와, 서로 직렬로 커플링된 제2인버터, 제3인버터를 구비하며, 상기 제3인버터의 출력라인이 상기 지연소자의 입력라인에 커플링되어 상기 클럭신호가 상기 지연소자를 통해 전파하기 전에 제1 및 제2인버터를 통해 전파되는 것을 특징으로 하는 래치회로.
- 제11항에 있어서, 상기 제3인버터의 출력라인은 상기 제2전송게이트의 상기 제어단자에 커플링되는 것을 특징으로 하는 래치회로.
- 제12항에 있어서, 상기 제2인버터의 출력라인은 상기 제2전송게이트의 제2제어단자에 커플링되는 것을 특징으로 하는 래치회로.
- 입력신호를 수신화하기 위한 데이타 입력노드와, 상기 데이타 입력노드에 커플링된 제1단자와, 제2단자, 제어단자를 가지는 제1전송게이트와, 제1단자, 제2단자, 제어단자를 가지며, 상기 제1단자는 상기 제1전송게이트의 상기 제2단자에 커플링되는 제2전송게이트와, 상기 제2전송게이트의 상기 제2단자에 커플링되며, 상기 제2전송게이트의 상기 제2단자의 논리값을 유지시킬 수 있는 유지회로와, 클럭신호를 수신하기 위한 입력라인과 상기 제2전송게이트의 상기 제어단자에 커플링된 출력라인을 가지는 제1인버터와, 상기 제1전송게이트의 상기 제어단자에 커플링된 출력라인과, 상기 제1인버터의 상기 출력라인에 커플링된 입력라인을 가지며, 상기클럭신호를 지연시켜 지연된 클럭신호를 상기 제1전송게이트의 상기 제어단자에 공급할 수 있는 지연소자를 포함하는 래치회로.
- 파이프라인된 마이크로프로세서에 있어서, 상기 마이크로프로세서내에 제1파이프라인 스테이지를 형성하는 제1조합논리회로와, 상기 마이크로프로세서내에 뒤이은 파이프라인 스테이지를 형성하는 제2조합논리회로와, 상기 제1조합논리회로의 출력라인과 상기 제2조합논리회로의 입력라인 사이에 커플링되는 래치회로를 포함하며, 상기 래치회로는, 상기 제1조합논리회로와 상기 제2조합논리회로 사이에 직렬로 커플링되는 복수의 전송게이트와, 제2의 상기 보수의 전송게이트에 커플링되는 지연소자를 포함하며, 제1의 상기 복수의 전송게이트는 클럭신호에 의해 제어되며, 상기 제2의 상기 복수의 전송게이트는 상기 클럭신호의 지연된 신호에 의해 제어되는 것을 특징으로 하는 파이프라인된 마이크로프로세서.
- 제15항에 있어서, 상기 지연소자는, 상기 클럭신호를 수신하기 위해 연결된 입력단자와, 출력단자를 가지는 제1인버터와, 상기 제1인버터의 상기 출력단자에 입력되는 입력단자와, 출력단자를 가지는 제2인버터와, 상기 제2인버터의 상기 출력단자에 연결되는 입력단자와, 상기 제2의 상기 복수의 전송게이트의 제어단자에 커플링된 출력단자를 가지는 제3인버터를 포함하는 것을 특징으로 하는 파이프라인된 마이크로프로세서.
- 제15항에 있어서, 상기 지연소자는 복수의 직렬로 커플링된 인버터를 포함하는 것을 특징으로 하는 파이프라인된 마이크로프로세서.
- 제15항에 있어서, 제1의 상기 복수의 전송게이트와 상기 래치회로의 출력라인 사이에 커플링된 출력인버터를 더 포함하는 것을 특징으로 하는 파이프라인된 마이크로프로세서.
- 제18항에 있어서, 상기 출력인버터의 입력단자에 커플링되며, 상기 출력인버터의 상기 입력단자의 논리값을 유지시킬 수 있는 유지회로를 더 포함하는 것을 특징으로 하는 파이프라인된 마이크로프로세서.
- 제19항에 있어서, 상기 유지회로는, 상기 출력인버터의 입력단자에 연결된 입력단자를 가지는 제1인버터와, 상기 제1인버터의 출력 단자에 연결되는 입력단자와, 상기 제1인버터의 입력단자에 연결되는 출력단자를 가지는 트리클 인버터를 포함하는 것을 특징으로 하는 파이프라인된 마이크로프로세서.
- 파이프라인된 마이크로프로세서에 있어서, 상기 마이크로프로세서내에 제1파이프라인 스테이지를 형성하는 제1조합논리회로와, 상기 마이크로프로세서내에 뒤이은 파이프라인 스테이지를 형성하는 제2조합논리회로와, 상기 제1조합논리회로의 출력라인과 상기 제2조합논리회로의 입력라인 사이에 커플링되는 래치회로를 포함하며, 상기 래치회로는, 입력신호를 수신하기 위한 데이터 입력노드와, 상기 데이터 입력노드에 커플링된제1단자와, 제2단자, 제어단자를 가지는 제1전송게이트와, 상기 제1전송게이트의 상기 제2단자에 커플링되는 제2전송게이트와, 상기 제1전송게이트의 상기 제어단자에 커플링되는 지연소자를 포함하며, 상기 제2전송게이트의 상기 제어단자는 클럭신호를 수신하기 위해 커플링되며, 상기 지연소자는 상기 클럭신호는 지연시켜 지연된 클럭신호를 상기 제1전송게이트의 상기 제어단자에 공급하는 것을 특징으로 하는 파이프라인된 마이크로프로세서.
- 제21항에 있어서, 상기 지연소자는, 상기 클럭신호를 수신하기 위해 연결된 입력단자와, 출력단자를 가지는 제1인버터와, 상기 제1인버터의 상기 출력단자에 입력되는 입력단자와, 출력단자를 가지는 제2인버터와, 상기 제2인버터의 상기 출력단자에 연결되는 입력단자와, 상기 제1전송게이트의 상기 제어단자에 연결된 출력단자를 가지는 제3인버터를 포함하는 것을 특징으로 하는 파이프라인된 마이크로프로세서.
- 제21항에 있어서,상기 제2전송게이트의 상기 제2단자에 커플링되는 입력라인을 가지는 제1인버터를 더 포함하는 것을 특징으로 하는 파이프라인된 마이크로프로세서.
- 제21항에 있어서, 상기 지연소자는 복수의 직렬로 커플링된 인버터를 포함하는 것을 특징으로 하는 파이프라인된 마이크로프로세서.
- 제1전송게이트와, 상기 제1전송게이트에 커플링되는 제2전송게이트와, 상기 제1전송게이트에 커플링되는 지연된 제어신호를 상기 제1전송게이트에 제공하는 지연소자를 포함하는 래치회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37817595A | 1995-01-25 | 1995-01-25 | |
| US67786495A | 1995-01-25 | 1995-01-25 | |
| US08/378,175 | 1995-01-25 | ||
| US08/677,864 | 1995-01-25 | ||
| PCT/US1996/000676 WO1996023355A1 (en) | 1995-01-25 | 1996-01-22 | A high-speed latch circuit including multiple transmission gates and a pipelined microprocessor employing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970702619A true KR970702619A (ko) | 1997-05-13 |
Family
ID=66437226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960705308A KR970702619A (ko) | 1995-01-25 | 1996-01-22 | 복수의 전송게이트를 포함하는 고속 래치회로 및 이것을 사용하는 파이프라인된 마이크로프로세서(a high-speed latch circuit including multiple transmission gates and a pipelined microprocessor employing the same) |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970702619A (ko) |
-
1996
- 1996-01-22 KR KR1019960705308A patent/KR970702619A/ko not_active Application Discontinuation
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |