KR970072179A - 반도체 소자의 필드 산화막 형성방법 - Google Patents

반도체 소자의 필드 산화막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 필드 산화막 제조방법에 관한 것으로, 보다 구체적으로는 필드 산화막의 필드 인버젼을 방지할 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다. 본 발명에 따르면, 반도체 기판에 제1패드 산화막과, 제1질화막을 적층하는 단계; 필드 산화막 예정 영역이 노출되도록 제1질화막을 식각하는 단계; 노출된 필드 산화막 예정 영역을 산화시키어 제1필드 산화막을 형성하는 단계; 제1필드 산화막, 제1패드 산화막, 제1질화막을 제거하는 단계; 결과물 상부에 제2패드 산화막과, 제2질화막을 형성하는 단계; 필드 산화막 예정 영역이 노출되도록 제2질화막을 식각하는 단계; 제2질화막을 마스크로 하여 반도체 기판을 일정 깊이 만큼 식각하여 트렌치를 형성하는 단계; 재2패드 산화막을 소정폭으로 습식 식각하는 단계; 전체 구조물 상부 및 트렌치 내벽부에 폴리실리콘막을 증착하는 단계; 트랜치 내부에 채널 스톱퍼용 불순물을 이온 주입하는 단계; 폴리실리콘막을 열산화하는 단계; 및 트렌치 절연막을 매립시키어 제2필드 산화막을 형성하는 단게를 포함한다.

Description

반도체 소자의 필드 산화막 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2F도는 본 발명의 일실시예에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 각 제조 공정을 나타낸 단면도.

Claims (6)

  1. 반도체 기판에 제1패드 산화막과, 제1질화막을 적층하는 단계; 필드 산화막 예정 영역이 노출되도록 제1질화막을 식각하는 단계; 노출된 필드 산화막 예정 영역을 산화시키어 제1필드 산화막을 형성하는 단계; 상기 제1필드 산화막, 제1패드 산화막, 제1질화막을 제거하는 단계; 결과물 상부에 제2패드 산화막과, 제2질화막을 식각하는 단계; 제2질화막을 마스크로 하여 반도체 기판을 일정 깊이만큼 식각하여 트렘치를 형성하는 단계; 상기 제2패드 산화막을 소정 폭으로 습식 형성하는 단계 필드 산화막 예정 영역이 노출되도록 제2질화막을 식각하는 단계; 전체 구조물 상부 및 트렌치 내벽부에 폴리실리콘막을 증착하는 단계; 트렌치 내벽에 채널 스톱퍼용 불순물을 이온주입하는 단계; 상기 폴리실리콘막을 열산화하는 단계 및 트렌치 내부에 절연막을 매립시키어 제2필드 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  2. 제1항에 있어서, 상기 제1 트랜치의 깊이는 5000 내지 12000Å인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  3. 제1항에 있어서, 상기 제2패드 산화막은 300 내지 500Å의 폭 만큼 습식 식각하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  4. 제1항에 있어서, 상기 채널 스톱 분순물로는 B 또는 BF3불순물로 1×1011내지 1×1016원자/㎤의 농도와, 20 내지 50KeV의 에너지 범위로 이온 주입하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  5. 제1항에 있어서, 상기 트렌치 영역을 매립시키는 절연막은 TEOS 막인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  6. 제5항에 있어서, 상기 TEOS 산화막의 두께는 5000 내지 8000Å인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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