Claims (3)
헤더정보디코딩부에서 출력되는 비트레이트와 샘플링주파수에 따라 테이블을 선택하고 카운트신호에 따라 플래그가 발새되면 이를 디코딩하여 BPC신호를 출력하는 비트배치데이타디코딩부와; 상기 비트배치데이타디코딩부의 출력신호를 입력받아 스케일팩터를 디코딩하여 출력하는 스케일팩터 디코딩부와; 상기 비트배치데이타디코딩부로부터 신호(gr)와 신호(Tableselect)를 입력받고, 상기 스케일팩터디코딩부로부터 신호(splstart)와 신호(datainen)를 롬테이블을 통해 제어하여 샘플데이타를 디코딩하여 출력하는 샘플데이타디코딩부와; 상기 샘플데이타디코딩부와 상기 스케일팩터디코딩부의 출력신호를 연산하여 PCM데이타를 출력하는 연산부로 구성한 것을 특징으로 하는 디지탈 오디오신호 디코딩 장치.A bit allocation data decoding unit for selecting a table according to a bit rate and a sampling frequency output from the header information decoding unit and decoding a flag according to a count signal to output a BPC signal; A scale factor decoding unit which receives an output signal of the bit arrangement data decoding unit and decodes and outputs a scale factor; A signal (gr) and a signal (Tableselect) from the bit arrangement data decoding unit, a signal (splstart) and a signal (datainen) from the scale factor decoding unit through a ROM table to decode and output sample data A data decoding unit; And an arithmetic unit for calculating an output signal of the sample data decoding unit and the scale factor decoding unit and outputting PCM data.
제1항에 있어서, 비트배치데이타디코딩부는 비트레이트(4비트)와 샘플링주파수(2비트)에 따라 테이블을 선택하고 카운트신호에 따라 플래그를 발생하는 테이블선택부와; 플래그를 생성해주기 위한 카운터신호(cnt2,cnt3,cnt4)를 출력하는 카운터와; 상기 테이블선택부의 출력신호를 입력받아 비트배치데이타를 디코딩하는 비트배치데이타디코더와; 상기 비트배치데이타디코더의 출력신호를 BPC신호로 변환하는 BPC변환부와; 상기 비트배치데이타디코더와 플래그신호에 따른 메모리어드레스를 발생하는 메모리어드레스발생부와; 상기 메모리어드레스 발생부의 어드레스에 따라 상기 BPC변환부의 데이타를 저장하는 램으로 구성한 것을 특징으로 하는 디지탈 오디오 신호 디코딩 장치.The apparatus of claim 1, wherein the bit arrangement data decoding unit comprises: a table selection unit for selecting a table according to a bit rate (4 bits) and a sampling frequency (2 bits) and generating a flag according to a count signal; A counter for outputting counter signals cnt2, cnt3 and cnt4 for generating flags; A bit allocation data decoder for receiving the output signal of the table selection unit and decoding the bit allocation data; A BPC converter for converting an output signal of the bit arrangement data decoder into a BPC signal; A memory address generator for generating a memory address in accordance with the bit arrangement data decoder and the flag signal; And a RAM for storing data of the BPC conversion unit according to the address of the memory address generating unit.
제1항에 있어서, 샘플데이타디코딩부는 상기 비트배치데이타디코딩부로부터 신호(gr)와 신호(Tableselect)를 입력받고, 상기 스케일팩터디코딩부로부터는 신호(splstart)와 신호(datainen)를 입력받아 그에 따른 제어를 하는 스테이트머신과; 상기 스테이트머신의 출력신호에 따라 리드어드레스신호를 발생하는 리드어드레스발생부의; 상기 스테이트머신의 출력신호에 따라 라이트어드레스신호를 발생하는 라이트어드레스발생부와; 상기 스테이트머신의 제어신호에 따라 상기 리드어드레스발생부 또는 라이트어드레스 발생부의 출력신호를 선택하여 출력하는 멀티플렉서와; 상기 스테이트머신의 제어신호에 따라 sp1신호를 디코드하는 sp1디코더와; 상기 멀티플렉서의 출력신호와 상기 sp1디코더의 출력신호를 입력받아 샘플을 리드하여 신호(splramwin, ramaddr, wrspl,web,splend)를 출력하는 laysbl 모드라이트부로 구성한 것을 특징으로 하는 디지탈 오디오신호 디코딩 장치.The apparatus of claim 1, wherein the sample data decoding unit receives the signal (gr) and the signal (Tableselect) from the bit arrangement data decoding unit, receives the signal splstart and the signal datain from the scale factor decoding unit, A state machine for performing control; A read address generating unit for generating a read address signal in accordance with an output signal of the state machine; A write address generator for generating a write address signal in accordance with an output signal of the state machine; A multiplexer for selecting and outputting an output signal of the read address generating unit or the write address generating unit according to a control signal of the state machine; An sp1 decoder for decoding the sp1 signal according to the control signal of the state machine; And a laysbl mode write unit for receiving the output signal of the multiplexer and the output signal of the sp1 decoder, reading the sample, and outputting a signal (splramwin, ramaddr, wrspl, web, splend).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.