Claims (1)
물리계층과 상위계층인 ATM계층간의 신호를 제공하며, 프로세서 정합을 위한 데이터 신호와 주소 신호, 제어신호를 제공하는 상위계층 정합수단(211); 상기 상위계층 정합수단(211)의 송수신 관련 제어 신호를 입력받아 송수신 FIFO 제어 신호를 출력하는 FIFO 제어 수단(208); 상기 상위계층 정합수단(211)의 셀 데이터를 버퍼링하여 상기 FIFO 제어 수단(208)의 제어 신호에 의해 출력하는 송신측 FIFO 수단(204); 상기 상위계층 정합수단(211)을 통해 각 기능부의 상태를 마이크로 프로세서에서 소프트웨어를 통해 제어하기 위한 제어 레지스터 기능을 담당하는 동작 설정 레지스터 수단(212); 운용 프로그램에서 물리계층에 대한 초기화, 상태 감시, 구성 등을 하기 위한 특정 보드의 고유 번호를 상기 상위계층 정합 수단(211)에 출력하는 보드 ID(IDentification) 출력 수단(213); ITU-T G.804 규격에 정의된 프레임 형태에 삽입되는 경로 오버헤드 정보를 저장하여 삽입하는 송신 프레임 정보 삽입 수단(201); 상기 상위계층 정합 수단(211)과 연결되어 물리계층의 레지스터를 세팅하거나 경보 신호를 검출하고 성능을 감시하기 위한 칩 선택신호를 제공하고 프로세서의 물리 계층 접근에 대한 제어 신호를 제공하는 프레이머 제어 수단(207); 상기 프레이머 제어 수단(207)을 출력을 입력받아 물리계층의 상태를 표시하는 상태/경보 표시 수단(210); 상기 송신측 FIFO(204)의 출력을 입력받아 송신 셀의 HEC(Header Error Control) 필드를 계산하여 세팅하고, 상기 송신 프레임 정보 삽입부(201)의 경로 오버 헤드 정보를 삽입하여 PLCP 프레임 포맷에 따라 전송로에 맞는 PLCP 프레임 포맷에 매핑시켜 전송로의 속도에 맞게 바이폴라(B3ZS) 신호로 변환시켜 출력하고, 바이폴라 신호를 입력받아 내부의 TTL 신호로 변환하고, 수신한 신호에 대한 신호 깨짐(Line Code Violation), 신호 소실 상태, 프레이밍 비트 에러, 패리티 비트, 경보 검출, 원단 수신 에러(Far End Receive Failure)등을 검출하여 에러 카운터에 저장하여 출력하고, PLCP 프레임 형태를 이용하여 프레임 복원을 거친 후 ITU-T I.432 에서 권고하는 HES(Header Check Sequence)를 이용하여 셀을 검출하여 출력하는 물리계층 프레이머 수단(203); 상기 물리계층 프레이머 수단(203)의 출력을 전송 정치를 통해 전송하기 위한 이득조절, 임피던스 매칭을 거친 후 AMI(Alternate Mark Inversion) 코드로 전송하고, 망으로 부터 수신된 신호에 대해서 신호 손실 상태(Loss Of Signal)를 검출하고, AMI 코딩된 신호를 역으로 바이폴라(B3ZS) 신호로 변환하여 상기 물리계층 프레이머 수단(203)으로 출력하는 회선 정합 수단(202); 물리계층 자체 내에 물리계층 프로토콜 프로세서에서 필요한 클럭을 발생하여 상기 회선 정합 수단(202)에 출력하는 국부 발진 수단(206); 상기 물리계층 프레이머 수단(203)으로 부터 ITU-T G.804 규격에 정의된 프레임 형태에 삽입되는 경로 오버헤드 정보를 추출하여 처리하는 수신 프레임 정보 추출 수단(209); 및 상기 물리계층 프레이머 수단(203)의 출력을 입력받아 버퍼링하여 상기 FIFO 제어 수단(208)의 제어의 의해 상기 상위계층 정합 수단(211)으로 출력하는 수신측 FIFO 수단(205)을 구비한 것을 특징으로 하는 유사 동기식 디지털 계위상에서 비동기 전달 모드 통신을 위한 ATM 물리계층 처리 장치.A higher layer matching means (211) for providing a signal between the physical layer and the ATM layer, which is a higher layer, and providing a data signal, an address signal, and a control signal for processor matching; FIFO control means (208) for receiving transmission and reception related control signals of the upper layer matching means (211) and outputs transmission and reception FIFO control signals; Transmitting side FIFO means (204) for buffering the cell data of the upper layer matching means (211) and outputting it by the control signal of the FIFO control means (208); Operation setting register means (212) for controlling a register function for controlling a state of each functional unit through software in the microprocessor through the upper layer matching means (211); Board identification output means 213 for outputting a unique number of a specific board for initialization, status monitoring, configuration, etc. of the physical layer in the operation program to the upper layer matching means 211; Transmission frame information insertion means 201 for storing and inserting path overhead information inserted into a frame type defined in the ITU-T G.804 standard; Framer control means connected to the upper layer matching means 211 to provide a chip select signal for setting a register of the physical layer or to detect an alarm signal and to monitor the performance and to provide a control signal for the physical layer access of the processor ( 207); State / alarm display means (210) for receiving an output of the framer control means (207) to display a state of a physical layer; The output of the transmitting side FIFO 204 is input to calculate and set a HEC (Header Error Control) field of a transmitting cell, and inserts path overhead information of the transmitting frame information inserting unit 201 according to a PLCP frame format. Maps to PLCP frame format suitable for transmission path, converts to bipolar (B3ZS) signal according to transmission speed, outputs, receives bipolar signal, converts into internal TTL signal, and breaks the received signal (Line Code Violation, signal loss status, framing bit error, parity bit, alarm detection, Far End Receive Failure, etc. are detected and stored in the error counter, and the frame is restored using the PLCP frame type. Physical layer framer means 203 for detecting and outputting cells using a Header Check Sequence (HES) recommended in T I.432; After the gain control and impedance matching for transmitting the output of the physical layer framer means 203 through the transmission stop, the signal is transmitted through an Alternate Mark Inversion (AMI) code, and a signal loss state (Loss) is received for the signal received from the network. Line matching means (202) for detecting a signal, converting an AMI coded signal into a bipolar (B3ZS) signal and outputting the signal to the physical layer framer means (203); Local oscillating means (206) for generating a clock required by a physical layer protocol processor in the physical layer itself and outputting it to the line matching means (202); Received frame information extracting means (209) for extracting and processing path overhead information inserted into a frame form defined in the ITU-T G.804 standard from the physical layer framer means (203); And a receiving side FIFO means 205 which receives and buffers the output of the physical layer framer means 203 and outputs the buffer to the higher layer matching means 211 under the control of the FIFO control means 208. ATM physical layer processing apparatus for asynchronous transfer mode communication in a pseudo-synchronous digital hierarchy.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.