Claims (7)
ATM(Asynchronous Transfer Mode) 물리 계층 가입자 액세스 처리기에 있어서, 쓰기 상태를 나타내는 신호(TXFULL)를 ATM 계층으로 출력하며, 입력 데이타(TCDATA[7 : 0]), 상기 입력 데이타에 동기된 클럭(TCCLK), 패리티 신호인 송신 패리티(TXPARITY)신호 및 송신 제어 신호(TXENB, TXFSOC)에 따라 상기 ATM 계층으로 부터 ATM 셀를 입력받고 외부로 부터 송신 클럭을 입력받아 셀 속도를 정합한 후에 셀 페이로드에 대한 스크렘블링 및 셀에 대한 HEC(Header Error Control)를 계산하여 VC-4 페이로드로 사상하는 송신 셀 처리 수단(29); 송신 경로 오버헤드(POH; Path OyerHeader) 직렬 신호로 외부와 접속되어 있으며, 상기 송신 셀 처리 수단(29)의 출력을 입력받아 상기 송신 클럭에 따라 VC-4(virtua1 Container-4)신호를 생성하는 VC-4 생성 수단(30); 상기 VC-4 생성 수단(30)의 출력을 입력받아 상기 송신 클럭에 따라 STM-1 페이로드 내에서의 VC-4 시작점(J1)을 지시하는 포인터 바이트(H1, H2)를 생성하여 송신 VC-4 신호를 STM-1(Synchronous Transfer Mode-1)프레임에 사상하는 포인터 생성 수단(7); 송신 MSOH(Multip1ex SOH) 직렬 신호와 송신 RSOH(Regenerator SOH)직렬 신호로 외부와 연결되어 있으며, 상기 포인터 생성 수단(7)의 출력을 입력받아 상기 송신 클럭에 따라 구간 오버헤드(SOH; Section OverHeader)상의 정보를 처리하여 병렬 데이타를 생성하고, 상기 병렬 데이타를 선로측으로 부터 입력되는 수신 데이타와 다중화하여 상기 선로측으로 송신 데이타를 출력하는 프레임 생성 수단(31); 수신 MSOH(Multiplex SOH) 직렬 신호와 수신 RSOH(Regenerator SOH) 직렬 신호로 외부와 연결되어 있으며, 상기 병렬 데이타와 상기 선로측으로 부터 수신 데이타를 입력받아 외부의 수신 클럭에 따라 경보 및 에러를 검출하고 구간 오버헤드(SOH; Section OverHeader)상의 정보를 처리하는 프레임 종단수단(34); 상기 프레임 종단 수단(34)의 출력을 입력받아 상기 수신 클럭에 따라 VC-4 시작점을 지시하는 포인터 바이트(H1, H2)를 해석하여 수신 STM-1 프레임으로 부터 VC-4 신호를 추출하는 포인터 해석 및 처리수단(21); 수신 경로 오버헤드(POH; Path OverHeader)직렬 신호로 외부와 접속되어 있으며, 상기 포인터 해석 및 처리 수단(21)의 출력을 입력받아 상기 수신 클럭에 따라 에러 검출 및 경로 오버헤드상의 정보를 처리하는 VC-4 종단 수단(33); 상기 ATM 계층의 동작 클럭(RCCLK)과 상기 ATM 계층의 데이타 읽기 상태를 나타내는 수신 인에이블(RXENB)신호를 입력받으며, 상기 VC-4 종단 수단(33)의 출력을 입력받아 상기 수신 클럭에 따라 셀 경계를 식별한 후에 셀 페이로드에 대한 디스크램블링 및 유효 셀을 추출한 다음에 상기 중앙 제어 장치의 제어에 따라 필터링하여 출력 데이타(RCDATA[7 : 0]), 패리티 신호인 수신 패리티(RXPARITY)신호, 유효 셀의 전달을 알리는 수신 엠프티(RXEMPTY)신호 및 셀의 시작 위치를 지시하는 수신 셀 시작(RXSOC)신호를 상기 ATM 계층으로 출력하는 수신 셀 처리 수단(32); 및 상기 각각의 수단(21,29 내지 34)과 외부의 중앙 처리 장치(CPU)를 접속하는 접속 수단(28)를 포함하는 것을 특징으로 하는 ATM 물리 계층 가입자 엑세스 처리기.In an ATM (Asynchronous Transfer Mode) physical layer subscriber access processor, a signal TXFULL indicating a write state is output to the ATM layer, and the input data TCDATA [7: 0] is synchronized with the clock TCCLK. After receiving an ATM cell from the ATM layer and receiving a transmission clock from the outside according to a transmit parity signal (TXPARITY), which is a parity signal, and a transmit control signal (TXENB, TXFSOC), the cell rate is matched. Transmission cell processing means 29 for calculating cramming and HEC (Header Error Control) for the cell and mapping it to the VC-4 payload; A transmission path overhead (POH) is connected to the outside as a serial signal, and receives the output of the transmission cell processing means 29 and generates a VC-4 (virtua1 Container-4) signal according to the transmission clock. VC-4 generating means 30; Receives the output of the VC-4 generating means 30 and generates the pointer bytes H1 and H2 indicating the VC-4 starting point J1 in the STM-1 payload according to the transmission clock to transmit the VC-4. Pointer generation means (7) for mapping four signals to a STM-1 (Synchronous Transfer Mode-1) frame; It is connected to the outside by a transmission MSOH (Multip1ex SOH) serial signal and a transmission RSOH (Regenerator SOH) serial signal. Frame generating means (31) for processing parallel information to generate parallel data, multiplexing the parallel data with the received data input from the line side, and outputting transmission data to the line side; It is connected to the outside by the receiving MSOH (Multiplex SOH) serial signal and the receiving RSOH (Regenerator SOH) serial signal. Frame terminating means (34) for processing information on section overhead (SOH); Pointer analysis for extracting the VC-4 signal from the received STM-1 frame by interpreting the pointer bytes H1 and H2 indicating the VC-4 start point according to the received clock by receiving the output of the frame terminating means 34. And processing means 21; VC which is connected to the outside as a path overhead (POH) serial signal and receives the output of the pointer analysis and processing means 21 and processes information on error detection and path overhead according to the received clock. -4 termination means 33; Receives an operation enable signal (RCCLK) of the ATM layer and a receive enable signal (RXENB) indicating a data read state of the ATM layer, receives an output of the VC-4 terminating means 33, and receives a cell according to the received clock. After identifying the boundary, descrambling of the cell payload and valid cells are extracted, and then filtered according to the control of the central controller to output data (RCDATA [7: 0]), a received parity signal (RXPARITY), which is a parity signal, Receiving cell processing means (32) for outputting a reception empty signal (RXEMPTY) signal for notifying delivery of a valid cell and a reception cell start (RXSOC) signal indicating a start position of a cell to the ATM layer; And connection means (28) for connecting said respective means (21,29 to 34) and an external central processing unit (CPU).
제1항에 있어서, 상기 송신 셀 처리 수단(29)은, 상기 쓰기 상태를 나타내는 신호(TXFULL)를 상기 ATM 계층으로 출력하며, 상기 입력 데이타(TCDATA[7 : 0]), 상기 입력 데이타에 동기된 클럭(TCCLK) 및 상기 송신 제어 신호(TXENB, TXFSOC, TXPARITY)에 따라 상기 ATM 계층으로 부터 ATM 셀을 입력받은 후에 상기 입력 데이타에 동기된 클럭(TCCLK)을 상기 송신 클럭으로 절cp고 상기 입력 데이타를 시간적으로 버퍼링하고 오버플로우 발생시 상기 외부의 중앙 처리 장치(CPU)에 인터럽트를 발생하여 상기 외부의 중앙 처리장치의 제어를 받는 셀 선입선출수단(1); 상기 셀 선입선출 수단(1)의 출력과 상기 송신 클럭을 입력받아 상기 ATM 계층에서의 셀 전송 속도와 SDH(Synchronous Digital Hierachy) 전송로에서의 셀 전송 속도를 정합하고, 상기 외부의 중앙 처리 장치(CPU)의 제어에 따라 상기 셀 전송 속도 정합에 따른 셀 헤더와 페이로드를 변경하는 전송 속도 정합 수단(2); 상기 전송 속도 정합 수단(2)의 출력과 상기 송신 클럭을 입력받아 셀의 패이로드 정보를 자기동기 생성다항식에 따라 혼화하고, 상기 외부의 중앙 처리 장치(CPU)의 제어를 받는 혼화 수단(3); 및 상기 혼화 수단(3)의 출력과 상기 송신 클럭을 입력받아 순환 여유 검사(CRC; Cyclic Redundancy Check)를 수행하여 HEC를 검사하고, 상기 외부의 중앙 처리 장치의 제어를 받는 HEC 검사 수단(4)을 포함하는 것을 특징으로 하는 ATM 물리 계층 가입자 액세스 처리기.The transmission cell processing means 29 outputs a signal TXFULL indicating the write state to the ATM layer, and synchronizes the input data TCDATA [7: 0] with the input data. After receiving the ATM cell from the ATM layer according to the clock TCCLK and the transmission control signals TXENB, TXFSOC, and TXPARITY, the clock TCCLK synchronized with the input data is converted into the transmission clock and the input is performed. Cell first-in, first-out means (1) for buffering data in time and generating an interrupt to the external central processing unit (CPU) when an overflow occurs; Receiving the output of the cell first-in, first-out means and the transmission clock, the cell transmission rate in the ATM layer and the cell transmission rate in the SDH (Synchronous Digital Hierachy) transmission path are matched, and the external central processing unit ( Transmission rate matching means (2) for changing a cell header and a payload according to the cell transmission rate matching under control of a CPU; Mixing means (3) receiving the output of the transmission rate matching means (2) and the transmission clock to mix payload information of a cell according to a self-synchronizing generation polynomial, and to be controlled by the external central processing unit (CPU) ; And an HEC checking means (4) which receives the output of the mixing means (3) and the transmission clock and performs a Cyclic Redundancy Check (CRC) to check the HEC and is controlled by the external central processing unit (4). ATM physical layer subscriber access processor comprising a.
제1항에 있어서, 상기 VC-4 생성 수단(30)은, 상기 송신 경로 오버헤드(POH; Path OverHeader) 직렬 신호를 통하여 외부와 데이타를 입출력하며, 상기 HEC 검사 수단(4)의 출력과 이전 프레임에 대해 계산된 BIP-8(Bit Interleaved Padty)코드를 입력받아 상기 송신 클럭에 따라 경로 오버헤드상의 정보를 처리하고, 상기 외부의 중앙 처리 장치의 제어를 받는 경로 오버헤드 처리 수단(5); 및 상기 경로 오버헤드 처리 수단(5)의 출력을 입력받아 상기 BIP-8 코드를 계산하여 상기 경로 오버헤드 처리 수단(5)으로 출력하는 패리티 계산수단(6)을 포함하는 것을 특징으로 하는 ATM 물리 계층 가입자 액세스 처리기.The apparatus of claim 1, wherein the VC-4 generating means (30) inputs and outputs data to and from the outside through the transmission path overhead (POH) serial signal, and outputs and transfers the output of the HEC checking means (4). A path overhead processing means (5) for receiving a BIP-8 (Bit Interleaved Padty) code calculated for a frame, processing information on path overhead according to the transmission clock, and being controlled by the external central processing unit; And a parity calculating means (6) which receives the output of the path overhead processing means (5), calculates the BIP-8 code, and outputs it to the path overhead processing means (5). Layer subscriber access handler.
제1항에 있어서, 상기 프레임 생성 수단(31)은, 상기 송신 MSOH(Multip1ex SOH) 직렬 신호를 통하여 외부와 데이타를 입출력하며, 상기 포인터 생성 수단(7)의 출력과 이전 프레임에 대해 계산된 BIP-24 코드를 입력받아 상기 송신 클럭에 따라 송신 다중 구간 오버헤드(MSOH)상의 정보를 처리하고, 상기 외부의 중앙 처리 장치의 제어에 따라 프레임 다중 구간을 자동 보호 스위칭(APS; Automatic Protection Switching)하는 다중 구간 오버헤드 처리 수단(8); 상기 다중 구간 오버헤드 처리 수단(8)의 출력을 입력받아 상기 BIP-24 코드를 계산하여 상기 다중 구간 오버헤드 처리 수단(8)으로 출력하는 제1패리티 계산 수단(9); 상기 송신 RSOH(Regenerator SOH) 직렬 신호를 통하여 외부와 데이타를 입출력하며, 상기 다중 구간 오버헤드 처리 수단(8)의 출력과 이전 프레임에 대해 계산된 BIP-8 코드를 입력받아 상기 송신 클럭에 따라 송신 재생 구간 오버헤드(RSOH)상의 정보를 처리하고, 상기 외부의 중앙 처리 장치의 제어를 받는 재생 구간 오버헤드 처리 수단(10); 상기 재생 구간 오버헤드 처리 수단(10)의 출력을 입력받아 상기 송신 클럭에 따라 혼화하는 혼화수단(11); 상기 혼화 수단(11)의 출력을 입력받아 상기 BIP-8 코드를 계산하여 상기 재생 구간 오버헤드 처리 수단(10)으로 출력하는 제2패리티 계산 수단(12); 및 상기 혼화 수단(11)의 출력과 상기 선로측으로 부터 수신 데이타를 입력받아 상기 외부의 중앙 처리 장치의 제어에 따라 다중화한 후에 상기 선로측으로 송신 데이타를 출력하는 다중화 수단(13)을 포함하는 것을 특징으로 하는 ATM 물리 계층 가입자 액세스 처리기.The frame generation means (31) according to claim 1, wherein the frame generation means (31) inputs and outputs data to and from the outside through the transmission MSOH (Multip1ex SOH) serial signal, and outputs the pointer generation means (7) and BIP calculated for the previous frame. Receives a -24 code, processes information on a transmission multi-section overhead (MSOH) according to the transmission clock, and performs automatic protection switching (APS) on a frame multi-section according to control of the external central processing unit; Multi-section overhead processing means 8; First parity calculation means (9) for receiving the output of the multi-section overhead processing means (8), calculating the BIP-24 code, and outputting the BIP-24 code to the multi-section overhead processing means (8); Data is inputted and outputted from the outside through the transmission RSOH (Regenerator SOH) serial signal, and the output of the multi-section overhead processing means 8 and the BIP-8 code calculated for the previous frame are received and transmitted according to the transmission clock. Reproducing section overhead processing means (10) for processing information on a reproducing section overhead (RSOH) and being controlled by the external central processing unit; Mixing means (11) for receiving the output of the reproduction section overhead processing means (10) and mixing according to the transmission clock; Second parity calculating means (12) for receiving the output of said mixing means (11) for calculating the BIP-8 code and outputting it to said reproduction section overhead processing means (10); And multiplexing means (13) for receiving the output of the mixing means (11) and the received data from the line side and multiplexing under the control of the external central processing unit, and then outputting the transmission data to the line side. ATM physical layer subscriber access handler.
제1항에 있어서, 상기 프레임 종단 수단(34)은, 상기 혼화 수단의 출력과 상기 선로측으로 부터 수신 데이타를 입력받아 상기 외부의 중앙 처리 장치의 제어에 따라 데이타를 다중화하고 클럭을 절체하는 다중화 수단(14); 상기 다중화 수단(14)의 출력을 입력받아 상기 외부의 중앙 처리 장치의 제어에 따라 에러를 검출하고 프레임을 재생하는 프레임 재생 수단(15); 상기 프레임 재생 수단(15)의 출력을 입력받아 BIP-8 코드를 계산하여 에러를 검출한 후에 상기 외부의 중앙 처리 장치의 제어에 따라 처리하는 제1패리티 에러 검출 수단(16); 상기 프레임 재생 수단(15)의 출력을 입력받아 상기 수신 클럭에 따라 역혼화를 수생하는 역혼화 수단(17); 상기 수신 RSOH(Regenerator SOH) 직렬 신호를 통하여 외부와 데이타를 입출력하며, 상기 역혼화 수단(17)과 제1패리티 에러 검출 수단(16)의 출력을 입력받아 상기 수신 클럭에 따라 상기 수신 재생 구간 오버헤드상의 정보를 처리하고, 상기 외부의 중앙 처리 장치의 제어를 받는 재생 구간 오버헤드 처리 수단(18); 상기 재생 구간 오버헤드 처리수단(18)의 출력을 입력받아 BIP-24 코드를 계산하여 에러를 검출한 후에 상기 외부의 중앙 처리 장치의 제어에 따라 처리하는 제2패리티 에러 검출 수단(19); 및 상기 수신 MSOH(Multip1ex SOH) 직렬 신호를 통하여 외부와 데이타를 입출력하며, 상기 재생 구간 오버헤드 처리 수단(18)과 상기 제2패리티 에러 검출 수단의 출력을 입력받아 상기 수신 클럭에 따라 수신 다중 구간 오버헤드(MSOH)상의 정보를 처리하고, 상기 외부의 중앙 처리 장치의 제어를 받는 다중 구간 오버 헤드 처리 수단(20)을 포함하는 것을 특징으로 하는 ATM 물리 계층 가입자 액세스 처리기.2. The multiplexing means according to claim 1, wherein the frame terminating means (34) is configured to multiplex data and switch clocks under the control of the external central processing unit by receiving the output of the mixing means and the received data from the line side. (14); Frame reproducing means (15) for receiving an output of the multiplexing means (14) for detecting an error and reproducing a frame under the control of the external central processing unit; First parity error detection means (16) for receiving an output of said frame reproducing means (15), calculating a BIP-8 code to detect an error, and then processing it under control of said external central processing unit; Demixing means (17) for receiving an output of the frame reproducing means (15) and performing demixing according to the received clock; Data is inputted and outputted to the outside via the received RSOH (Regenerator SOH) serial signal, and the output of the demixing means 17 and the first parity error detecting means 16 is received and over the received reproduction section according to the received clock. A reproduction section overhead processing means (18) for processing information on the head and being controlled by the external central processing unit; Second parity error detection means (19) for receiving an output of said reproduction section overhead processing means (18), calculating a BIP-24 code to detect an error, and then processing it under the control of said external central processing unit; And input and output data to and from the outside through the received MSOH serial signal, and receive the outputs of the reproduction section overhead processing means 18 and the second parity error detection means according to the received clock. And multi-section overhead processing means (20) for processing information on overhead (MSOH) and controlled by the external central processing unit.
제1항에 있어서, 상기 VC-4 종단 수단(33)은, 상기 포인터 해석 및 처리수단(21)의 출력을 입력받아 BIP-8 코드를 계산하여 에러를 검출하고 상기 외부의 중앙 처리 장치의 제어를 받는 패리티 에러 검출 수단(22); 및 상기 수신 경로 오버헤드(POH; Path OverHeader) 직렬 신호를 통하여 외부와 데이타를 입출력하며, 상기 포인터 해석 및 처리 수단(21)과 패리티 에러 검출 수단(22)의 출력을 입력받아 상기 송신 클럭에 따라 경로 오버헤드상의 정보를 처리하고, 상기 외부의 중앙 처리 장치의 제어를 받는 경로 오버헤드 처리 수단(23)을 포함하는 것을 특징으로 하는 ATM 물리 계층 가입자 액세스 처리기.The apparatus of claim 1, wherein the VC-4 terminating means 33 receives the output of the pointer analysis and processing means 21, calculates a BIP-8 code, detects an error, and controls the external central processing unit. Parity error detection means (22) receiving; And input and output data to and from the outside through the path overhead (POH) serial signal, and receive the outputs of the pointer analysis and processing means 21 and the parity error detection means 22 according to the transmission clock. Path overhead processing means (23) for processing information on path overhead and under the control of said external central processing unit.
제1항에 있어서, 상기 수신 셀 처리 수단(32)은, 상기 경로 오버헤드 처리 수단(23)의 출력을 입력받아 상기 수신 클럭에 따라 셀을 동기시키고 상기 외부의 중앙 처리 장치의 제어를 받는 셀 경계 식별 수단(24); 상기 셀 경계 식별 수단(24)의 출력과 상기 수신 클럭을 입력받아 셀의 패이로드 정보를 자기동기 생성다항식에 따라 역혼화하고, 상기 외부의 중앙 처리 장치(CPU)의 제어를 받는 역혼화 수단(25); 상기 역혼화 수단(25)의 출력과 수신 클럭을 입력받아 에러 셀을 폐기하여 유효 셀을 추출한 후에 상기 외부의 중앙 처리 장치의 제어에 따라 필터링하여 비서비스 셀을 제거하는 셀 추출 및 필터링 수단(26); 및 상기 셀 추출 및 필터링 수단(26)의 출력을 입력받아 상기 수신 엠프티(RXEMPTY)신호와 수신 셀 시작(RXSOC) 신호를 상기 ATM 계층으로 출력한 후에 상기 동작 클럭(RCCLK)과 상기 수신 인에이블(RXENB) 신호를 상기 ATM 계층으로 부터 입력받아 상기 출력 데이타(RCDATA[7 : 0])와 수신 패리(RXPARITY)신호를 상기 ATM 계층으로 출력하는 동안 시간적으로 버퍼링하고, 상기 동작 클럭(RCCLK)을 상기 수신 클럭으로 절체하고 오버플로우 발생시 상기 외부의 중앙 처리 장치(CPU)에 인터럽트를 발생하여 상기 외부의 중앙 처리 장치의 제어를 받는 셀 선입선출 수단(27)을 포함하는 것을 특징으로 하는 ATM 물리 계층 가입자 액세스 처리기.The cell of claim 1, wherein the receiving cell processing unit 32 receives an output of the path overhead processing unit 23 to synchronize a cell according to the reception clock and is controlled by the external central processing unit. Boundary identification means 24; Demixing means for receiving the output of the cell boundary identifying means 24 and the received clock to demix the payload information of the cell according to a self-synchronizing generation polynomial, and to be controlled by the external central processing unit (CPU); 25); Cell extracting and filtering means (26) for receiving an output of the demixing means (25) and a received clock to discard an error cell to extract a valid cell, and then filtering under the control of the external central processing unit to remove the non-service cell (26). ); And receiving the output of the cell extracting and filtering means 26, outputting the RXEMPTY signal and the RXSOC signal to the ATM layer, and then enabling the operation clock RCCLK and the reception enable. Receive a (RXENB) signal from the ATM layer and buffer the time while outputting the output data (RCDATA [7: 0]) and a received parity (RXPARITY) signal to the ATM layer, and clocks the operation clock (RCCLK). ATM physical layer, comprising: first-in, first-out means (27) for switching to the received clock and generating an interrupt to the external central processing unit (CPU) when the overflow occurs and being controlled by the external central processing unit; Subscriber access handler.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.