KR970054254A - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법 Download PDF

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Abstract

반도체장치는 : 직렬로 접속된 다수의 제1트랜지스터들을 각각 포함하는 다수의 제1트랜지스터열들; 및 상기 제1트랜지스터열들 사이에 제공되며 다수의 제2트랜지스터들을 각각 포함하는 다수의 제2트랜지스터열들을 포함하며; 하나의 제1트랜지스터열의 하나의 제1트랜지스터의 소스/드레인영역이 제2트랜지스터를 통해 다른 제1트랜지스터열의 다른 제1트랜지스터의 소스/드레인영역에 접속된다.

Description

반도체장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체장치의 등가회로도.
제2도는 본 발명에 따른 반도체장치의 평면도.

Claims (20)

  1. 직렬로 접속된 다수의 제1트랜지스터들을 각각 포함하는 다수의 제1트랜지스터열들; 및 상기 제1트랜지스터 열들 사이에 제공되며 다수의 제2트랜지스터들을 각각 포함하는 다수의 제2트랜지스터열들을 포함하며; 하나의 제1트랜지스터열의 하나의 제1트랜지스터의 소스/드레인영역이 제2트랜지스터열의 제2트랜지스터를 통해 다른 제1트랜지스터열의 다른 제1트랜지스터의 소스/드레인영역에 접속되는 반도체장치.
  2. 제1항에 있어서, 상기 하나의 트랜지스터열의 하나의 제1트랜지스터가 상기 다른 제1트랜지스터열의 다른 제1트랜지스터에 인접하게 배치되며, 상기 하나 및 다른 제1트랜지스터들에 접속된 제2트랜지스터는 상기 하나의 제1트랜지스터열 및 다른 제1트랜지스터열 사이에 배치되는 반도체장치.
  3. 반도체기판상에, 제1게이트절연막을 통해 제1방향으로 서로 평행하게 연장하는 상태로 배치된 다수의 제1워드라인들; 상기 제1워드라인들 중 대응하는 하나에 접속되는 게이트전극을 각각 갖는 다수의 제1트랜지스터들; 제2절연막을 통해 제1방향으로 연장하는 상태로 상기 제1워드라인들 사이에 배치된 다수의 제2워드라인들; 및 상기 제2워드라인들 중 대응하는 하나에 접속되는 게이트전극을 각각 갖는 다수의 제2트랜지스터들을 포함하며; 상기 제1트랜지스터들이 각각 제1방향에 수직한 제2방향으로 나란하게 인접해 있는 제1트랜지스터의 소스/드레인 영역을 공유하고, 상기 제2트랜지스터들이 각각 제1방향으로 나란하게 인접해 있는 제2트랜지스터의 소스/드레인 영역을 공유하며; 상기 제1트랜지스터들의 소스/드레인영역은 제2워드라인 아래의 반도체기판에 형성되며, 상기 제1트랜지스터들이 각각 인접한 제2트랜지스터의 소스/드레인영역을 공유하는 반도체장치.
  4. 제3항에 있어서, 상기 반도체기판이 상기 제1방향으로 서로 평행하게 연장하는 다수의 트렌치들을 가지며; 상기 제1워드라인들은 상기 각 트렌치들의 측벽들에 형성되고 제2워드라인은 상기 트렌치들 사이의 반도체기판의 상부면 및 트렌치의 하부상에 형성되거나, 또는 상기 제2워드라인은 각 트렌치의 측벽상에 형성되고 제1워드라인은 상기 트렌치들 사이의 반도체기판의 상부면 및 트렌치의 하부상에 형성되는 반도체장치.
  5. 제3항에 있어서, 상기 반도체기판은 제2방향으로 서로 평행하게 연장하는 다수의 트렌치들을 가지며; 상기 제1트랜지스터들은 상기 트렌치들 사이의 반도체기판의 상부면 및 트렌치의 하부상에 형성되고 제2트랜지스터는 상기 트렌치의 측벽에 형성되거나, 또는 상기 제2트랜지스터들은 상기 트렌치들 사이의 반도체기판의 상부면 및 트렌치들의 하부상에 형성되고 상기 제1트랜지스터들은 트렌치들의 측벽들상에 형성되는 반도체장치.
  6. (i-a) 제1게이트절연막을 통해 반도체기판상에 다수의 제1워드라인들을 제1방향으로 서로 평행하게 연장하는 상태로 제공하는 단계; (ii-a) 제1워드라인에 직교하여 연장하는 다수의 패턴라인들을 포함하는 레지스트 패턴을 형성하고, 그 레지스트 패턴과 제1워드라인을 마스크로 이용하여 반도체 기판으로 이온을 주입함에 의해 소스/드레인영역을 형성함으로써, 상기 제1방향에 대해 수직한 제2방향으로 나란하게 인접해 있는 제1트랜지스터의 소스/드레인영역을 각각 공유하는 다수의 제1트랜지스터들을 형성하는 단계; 및 (iii-a) 상기 제1워드라인들 사이의 상기 소스/드레인영역상에 제2절연막을 통해 다수의 제2워드라인들을 형성하여, 상기 제1방향으로 나란하게 인접해 있는 제1트랜지스터들의 소스/드레인영역을 각각 공유하는 다수의 제2트랜지스터들을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  7. 제6항에 있어서, (iv-a) 선택된 제1트랜지스터에 대해 반도체기판과 다른 도전형을 가진 이온들을 주입하여 ROM 데이타 기입을 행하는 단계; 및 (v-a) 선택된 제2트랜지스터에 대해 반도체기판과 동일한 도전형을 가진 이온들을 주입하여 ROM 데이타 기입을 행하는 단계를 더 포함하는 반도체장치의 제조방법.
  8. 제6항에 있어서, 상기 단계(i-a)에서, 반도체기판과 다른 도전형을 가진 이온들을 미리 제1트랜지스터 형성영역 전면에 주입한 다음, 선택된 제1 및 제2트랜지스터들에 대해 동시에 반도체기판과 동일한 도전형을 가진 이온들을 주입하여 ROM 데이타 기입을 행하는 반도체장치의 제조방법.
  9. (i-b) 반도체기판에 제1방향으로 서로 평행하게 연장하는 다수의 트렌치들을 형성하고, 각 트렌치의 측벽 또는 상기 트렌치들 사이의 반도체기판의 상부면 및 트렌치의 하부상에 제1절연막을 통해 서로 평행하게 연장하는 다수의 제1워드라인들을 형성하는 단계; (ii-b) 상기 제1워드라인들에 대해 수직하게 연장하는 다수의 패턴라인들을 포함하는 레지스트 패턴을 형성하고, 그 레지스트 패턴과 상기 제1워드라인을 마스크로 이용하여 반도체기판에 이온을 주입함에 의해 상기 트렌치들 사이의 반도체기판의 상부면 및 반도체기판의 트렌치 하부, 또는 기판의 트렌치측벽에 소스/드레인영역을 형성함으로써, 상기 제1방향에 대해 수직한 제2방향으로 배열되어 인접한 트렌치들 사이의 기판의 상부면 및 기판의 트렌치 하부, 또는 기판의 트렌치 측벽에 형성된 소스/드레인영역을 각각 공유하는 다수의 제1트랜지스터들을 형성하는 단계; 및 (iii-b) 상기 제1워드라인들 사이의 소스/드레인영역상에 제2절연막을 통해 서로 평행하게 연장하는 다수의 제2워드라인들을 형성함으로써, 상기 제1방향으로 나란하게 인접해 있는 제1트랜지스터들의 소스/드레인영역을 각각 공유하는 다수의 제2트랜지스터들을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  10. 제9항에 있어서, (iv-b) 선택된 제1트랜지스터에 대해 반도체기판과 다른 도전형을 가진 이온들을 주입하여 ROM 데이타 기입을 행하는 단계; 및 (v-a) 선택된 제2트랜지스터에 대해 반도체기판과 동일한 도전형을 가진 이온들을 주입하여 ROM 데이타 기입을 행하는 단계를 더 포함하는 반도체장치의 제조방법.
  11. 제9항에 있어서, 상기 단계(i-b)에서, 반도체기판과 다른 도전형을 가진 이온들을 미리 제1트랜지스터 형성영역 전면에 주입한 다음, 선택된 제1 및 제2트랜지스터들에 대해 동시에 반도체기판과 동일한 도전형을 가진 이온들을 주입하여 ROM 데이타 기입을 행하는 반도체장치의 제조방법.
  12. 제7항에 있어서, 상기 ROM 데이타 기입을 위한 이온주입은 다른 도즈량들을 이용하여 여러번에 걸쳐 실행되는 반도체장치의 제조방법.
  13. 제8항에 있어서, 상기 ROM 데이타 기입을 위한 이온주입은 다른 도즈량들을 이용하여 여러번에 걸쳐 실행되는 반도체장치의 제조방법.
  14. 제10항에 있어서, 상기 ROM 데이타 기입을 위한 이온주입은 다른 도즈량들을 이용하여 여러번에 걸쳐 실행되는 반도체장치의 제조방법.
  15. 제11항에 있어서, 상기 ROM 데이타 기입을 위한 이온주입은 다른 도즈량들을 이용하여 여러번에 걸쳐 실행되는 반도체장치의 제조방법.
  16. (i-c) 반도체기판에 제2방향으로 서로 평행하게 연장하는 다수의 트렌치들을 형성하고, 상기 트렌치들을 포함하는 반도체기판상에 제1절연막을 통해 제2방향에 대해 수직한 제1방향으로 서로 평행하게 연장하는 다수의 제1워드라인들을 형성하는 단계; (ii-c) 적어도 상기 제1워드라인들을 마스크로 이용하여 반도체기판에 이온을 주입함에 의해 상기 트렌치들 사이의 기판의 상부면 및 반도체기판의 트렌치하부, 또는 반도체기판의 트렌치측벽에 소스/드레인영역을 형성함으로써, 상기 제2방향으로 배열되어 인접한 트렌치들 사이의 반도체기판의 상부면 및 기판의 트렌치 하부, 또는 반도체기판의 트렌치 측벽에 형성되는 소스/드레인영역을 각각 공유하는 다수의 제1트랜지스터들을 형성하는 단계; 및 (iii-c) 상기 제1워드라인들 사이의 상기 소스/드레인영역상에 제2게이트절연막을 통해 서로 평행하게 연장하는 다수의 제2워드라인들을 형성함으로써, 상기 제1방향으로 나란하게 인접해 있는 제1트랜지스터들의 소스/드레인영역들을 각각 공유하는 다수의 제2트랜지스터들을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  17. 제16항에 있어서, (iv-c) 선택된 제1트랜지스터에 대해 반도체기판과 다른 도전형을 가진 이온들을 주입하여 ROM 데이타 기입을 행하는 단계; 및 (v-c) 선택된 제2트랜지스터에 대해 반도체기판과 동일한 도전형을 가진 이온들을 주입하여 ROM 데이타 기입을 행하는 단계를 더 포함하는 반도체장치의 제조방법.
  18. 제16항에 있어서, 상기 단계(i-c)에서, 반도체기판과 다른 도전형을 가진 이온들을 미리 제1트랜지스터 형성영역 전면에 주입한 다음, 선택된 제1 및 제2트랜지스터들에 대해 동시에 반도체기판과 동일한 도전형을 가진 이온들을 주입하여 ROM 데이타 기입을 행하는 반도체장치의 제조방법.
  19. 제17항에 있어서, 상기 ROM 데이타 기입을 위한 이온주입은 다른 도즈량들을 이용하여 여러번에 걸쳐 실행되는 반도체장치의 제조방법.
  20. 제18항에 있어서, 상기 ROM 데이타 기입을 위한 이온주입은 다른 도즈량들을 이용하여 여러번에 걸쳐 실행되는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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