KR970029745A - 기준전압 발생회로 - Google Patents
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치에 관한 것으로, 특히 기준전압 발생회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
기준 전압 발생회로내에서 사용되는 시작 구동 회로부가 내부회로 동작에 주는 영향을 최소화하면서 면적을 줄일 수 있는 기준전압 발생회로를 제공함에 있다.
3. 발명의 해결방법의 요지
제1전원과 제1노드사이에 소오스-드레인간의 채널이 직렬로 접속되고, 게이트는 제3노드에 접속된 제1피모오스 트랜지스터와; 상기 제1노드와 제2전원사이에 드레인-소오스간의 채널이 직렬로 접속되고, 게이트는 상기 제1노드에 접속된 제1엔모오스 트랜지스터와; 상기 제1전원과 제2노드사이에 소오스-드레인간의 채널이 직렬로 접속되고, 게이트는 제3노드와 제2노드에 접속된 제2피모오스 트랜지스터와; 상기 제2노드와 제4노드 사이에 드레인-소오스간의 채널이 직렬로 접속되고, 게이트는 상기 제1노드에 접속된 제2엔모오스 트랜지스터와; 상기 제1노드와 상기 제2노드사이에 접속되어, 소정의 동작상태에 도달하도록 조절하는 캐패시터부와; 상기 제4노드와 제2전원사이에 접속되어, 온도변화에 따른 포지티브값의 온도계수를 갖는 제1저항과; 상기 제1전원과 출력단자사이에 소오스-드레인간의 채널이 직렬로 접속되고, 게이트는 제3노드에 접속된 제3피모오스 트랜지스트와; 상기 출력단자와 제5노드사이에 접속된 제2저항과; 상기 제5노드와 제2전원사이에 컬렉터-에미터간의 채널이 직렬로 접속되고, 베이스는 상기 제5노드에 접속된 바이폴라 트랜지스터로 구성하여 상기 출력단자로 출력되는 전압의 온도계수를 포지티브의 값, 네가티브의 값 또는 제로의 값으로 조절하는 것을 특징으로 한다.
4. 발명의 중요한 용도
고집적 반도체 메모리 장치에 적합하게 사용된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에 따라 구성된 기준전압 발생회로도.
제4도는 본 발명의 제2실시예에 따라 구성된 기준전압 발생회로도.
Claims (12)
- 반도체 메모리 장치의 기준전압 발생회로에 있어서:제1전원과 제1노드사이에 소오스-드레인간의 채널이 직렬로 접속되고, 게이트는 제3노드에 접속된 제1피모오스 트랜지스터와; 상기 제1노드와 제2전원사이에 드레인-소오스간의 채널이 직렬로 접속되고, 게이트는 상기 제1노드에 접속된 제1엔모오스 트랜지스터와; 상기 제1전원과 제2노드사이에 소오스-드레인간의 채널이 직렬로 접속되고, 게이트는 제3노드와 제2노드에 접속된 제2피모오스 트랜지스터와; 상기 제2노드와 제4노드사이에 드레인-소오스간의 채널이 직렬로 접속되고, 게이트는 상기 제1노드에 접속된 제2엔모오스 트랜지스터와; 상기 제1노드와 상기 제2노드사이에 접속되어, 소정의 동작상태에 도달하도록 조절하는 캐패시터부와; 상기 제4노드와 제2전원사이에 접속되어, 온도변화에 따른 포지티브값의 온도계수를 갖는 제1저항과; 상기 제1전원과 출력단자사이에 소오스-드레인간의 채널이 직렬로 접속되고, 게이트는 제3노드에 접속된 제3피모오스 트랜지스터와; 상기 출력단자와 제5노드사이에 접속된 제2저항과; 상기 제5노드와 제2전원사이에 컬렉터-에미터간의 채널이 직렬로 접속되고, 베이스는 상기 제5노드에 접속된 바이폴라 트랜지스터로 구성하여 상기 출력단자로 출력되는 전압의 온도계수를 포지티브의 값, 네가티브의 값 또는 제로의 값으로 조절하는 것을 특징으로 하는 기준전압 발생회로.
- 제1항에 있어서, 상기 캐패시터부는 모오스 캐패시터임을 특징으로 하는 기준전압 발생회로.
- 제1항에 있어서, 상기 캐패시터부는 반도체 공정을 이용하여 제조할 수 있는 선형 또는 비선형의 캐패시터임을 특징으로 하는 기준전압 발생회로.
- 제2항과 제3항에 있어서, 상기 제1전원은 전원전압이고 상기 제2전원은 접지전압임을 특징으로 하는 기준전압 발생회로.
- 제2항과 제3항에 있어서, 상기 제1전원은 전원전압이고 상기 제2전원은 음의 전압임을 특징으로 하는 기준전압 발생회로.
- 제1항에 있어서, 상기 바이폴라 트랜지스터는 다이오우드로 대치될 수 있음을 특징으로 하는 기준전압 발생회로.
- 반도체 메모리 장치의 기준전압 발생회로에 있어서; 제1전원과 제1노드사이에 소오스-드레인간의 채널이 직렬로 접속되고, 게이트는 제3노드에 접속된 제1피모오스 트랜지스터와; 상기 제1노드와 제2전원사이에 드레인-소오스간의 채널이 직렬로 접속되고, 게이트는 상기 제1노드에 접속된 제1엔모오스 트랜지스터와; 상기 제1전원과 제2노드사이에 소오스-드레인간의 채널이 직렬로 접속되고, 게이트는 제3노드와 제2노드에 접속된 제2피모오스 트랜지스터와; 상기 제2노드와 제4노드사이에 드레인-소오스간의 채널이 직렬로 접속되고, 게이트는 상기 제1노드에 접속된 제2엔모오스 트랜지스터와; 상기 제1전원과 상기 제1노드사이에 접속되어, 소정의 동작상태에 도달하도록 조절하는 캐패시터부와; 상기 제4노드와 제2전원사이에 접속되어, 온도변화에 따른 포지티브값의 온도계수를 갖는 제1저항과; 상기 제1전원과 출력단자사이에 소오스-드레인간의 채널이 직렬로 접속되고, 게이트는 제3노드에 접속된 제3피모오스 트랜지스터와; 상기 출력단자와 제5노드사이에 접속된 제2저항과; 상기 제5노드와 제2전원사이에 컬렉터-에미터간의 채널이 직렬로 접속되고, 베이스는 상기 제5노드에 접속된 바이폴라 트랜지스터로 구성하여 상기 출력단자로 출력되는 전압의 온도계수를 포지티브의 값, 네가티브의 값 또는 제로의 값으로 조절하는 것을 특징으로 하는 기준전압 발생회로.
- 제7항에 있어서, 상기 캐패시터부는 모오스 캐패시터임을 특징으로 하는 기준전압 발생회로.
- 제7항에 있어서, 상기 캐패시터부는 반도체 공정을 이용하여 제조할 수 있는 선형 또는 비선형의 캐패시터임을 특징으로 하는 기준전압 발생회로.
- 제8항과 제9항에 있어서, 상기 제1전원은 전원전압이고 상기 제2전원은 접지 전압임을 특징으로 하는 기준전압 발생회로.
- 제8항과 제9항에 있어서, 상기 제1전원은 전원전압이고 상기 제2전원은 음의 전압임을 특징으로 하는 기준전압 발생회로.
- 제7항에 있어서, 상기 바이폴라 트랜지스터는 다이오우드로 대치될 수 있음을 특징으로 하는 기준전압 발생회로.※ 참고사항:최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040223A KR100203865B1 (ko) | 1995-11-08 | 1995-11-08 | 기준전압 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040223A KR100203865B1 (ko) | 1995-11-08 | 1995-11-08 | 기준전압 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970029745A true KR970029745A (ko) | 1997-06-26 |
| KR100203865B1 KR100203865B1 (ko) | 1999-06-15 |
Family
ID=19433343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950040223A KR100203865B1 (ko) | 1995-11-08 | 1995-11-08 | 기준전압 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100203865B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727436B1 (ko) * | 2000-06-30 | 2007-06-13 | 주식회사 하이닉스반도체 | 반도체메모리 장치의 기준전압 안정화 회로 |
-
1995
- 1995-11-08 KR KR1019950040223A patent/KR100203865B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727436B1 (ko) * | 2000-06-30 | 2007-06-13 | 주식회사 하이닉스반도체 | 반도체메모리 장치의 기준전압 안정화 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100203865B1 (ko) | 1999-06-15 |
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