KR970029061A - 반도체 메모리의 y-어드레스천이에 따른 안정적 칼럼 어드레스 라인 제어회로 - Google Patents
반도체 메모리의 y-어드레스천이에 따른 안정적 칼럼 어드레스 라인 제어회로 Download PDFInfo
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Abstract
본 발명은 반도체 메모리의 Y-어드레스 천이에 따른 안정적 칼럼 어드레스 라인(column address line)의 제어회로에 관한 것으로서, 다수개의 워드 라인, 다수개의 비트 라인 및 다수개의 셀로 구성되며, 로우(row) 어드레스와 칼럼(column) 어드레스가 하나의 핀을 공유하는 다중화된(multiplexed) 어드레스 구조를 가지고, 컬럼 어드레스 변화를 감지하여 CSL을 선택적으로 제어하는 회로는 상기 칼럼 어드레스 변화에 따라 상태가 변하는 신호로 모든 칼럼 어드레스 라인(csl)을 직접적으로, 혹은 한번에 컨트롤하는 칼럼 어드레스 변화를 감지하여 CSL을 선택적으로 제어하는 것을 특징으로 한다.
따라서, 상술한 바와 같이 본 발명에 따른 칼럼 어드레스 제어회로는 칼럼 어드레스에 변화가 있으면, ATSB 펄스를 발생시켜 모든 CSL이 닫히게 한 후, ATSB 펄스 후에 새로운 CSL을 열게 함으로써, CSL의 오버랩을 개선하는 효과를 갖는다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 칼럼 어드레스를 제어하는 회로의 구성을 보이는 도면이다.
제4도는 제3도에 도시된 블럭도에 의한 타이밍 다이어그램을 보이는 도면이다.
Claims (1)
- 입력신호를 가진 메인 칼럼 디코더, 파셜 칼럼 디코더, 메인 칼럼 디코더로부터 출력된 신호와 파셜 칼럼 디코더로부터 출력된 신호를 입력으로 하는 NOR 게이트, 이 NOR 게이트의 출력을 받는 제1인버터를 포함하여 Y-어드레스 천이에 따른 칼럼 선택라인을 제어하는 회로에 있어서, 상기 제1인버터의 출력을 받아 칼럼 라인을 선택하는 제2인버터; 상기 제2인버터와 연결된 PMOS트랜지스터; ATSB신호를 입력하여 상기 PMOS트랜지스터의 게이트단에 출력하는 인버터; 상기 제2인버터의 출력신호(CSL)와 접지전압 사이에 채널이 연결된 NMOS트랜지스터 및 ATSB의 신호를 입력하여 NMOS트랜지스터의 게이트단과 접속된 인버터로 구성되어 ATSB 활성화 구간에 현재 활성화 상태에 있는 이전 Y어드레스에 의한 칼럼 셀렉트 라인이 디제이블 됨으로서, 새로운 니과 이전의 SCL간의 오버랩이 발생하지 않는 것을 특징으로 하는 Y-어드레스 천이에 따른 칼럼 선택라인을 제어하는 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040755A KR970029061A (ko) | 1995-11-10 | 1995-11-10 | 반도체 메모리의 y-어드레스천이에 따른 안정적 칼럼 어드레스 라인 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040755A KR970029061A (ko) | 1995-11-10 | 1995-11-10 | 반도체 메모리의 y-어드레스천이에 따른 안정적 칼럼 어드레스 라인 제어회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970029061A true KR970029061A (ko) | 1997-06-26 |
Family
ID=66587093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950040755A KR970029061A (ko) | 1995-11-10 | 1995-11-10 | 반도체 메모리의 y-어드레스천이에 따른 안정적 칼럼 어드레스 라인 제어회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970029061A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100533388B1 (ko) * | 1998-09-22 | 2006-01-27 | 매그나칩 반도체 유한회사 | Dram 칼럼 디코더 |
-
1995
- 1995-11-10 KR KR1019950040755A patent/KR970029061A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100533388B1 (ko) * | 1998-09-22 | 2006-01-27 | 매그나칩 반도체 유한회사 | Dram 칼럼 디코더 |
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