KR970028999A - 그래픽 가속기에서 화소데이타 처리방법 및 그 장치 - Google Patents
그래픽 가속기에서 화소데이타 처리방법 및 그 장치 Download PDFInfo
- Publication number
- KR970028999A KR970028999A KR1019950040264A KR19950040264A KR970028999A KR 970028999 A KR970028999 A KR 970028999A KR 1019950040264 A KR1019950040264 A KR 1019950040264A KR 19950040264 A KR19950040264 A KR 19950040264A KR 970028999 A KR970028999 A KR 970028999A
- Authority
- KR
- South Korea
- Prior art keywords
- data
- pixel data
- enable
- frame buffer
- buffer memory
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/16—Determination of a pixel data signal depending on the signal applied in the previous frame
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
Abstract
본 발명은 그래픽가속기의 드로잉엔진에서 프레임버퍼메모리의 데이타버스폭이 32*N비트로 확장된 경우에 24비트 색상모드에서 화소데이타를 처리하기 위한 방법 및 그 장치에 관한 것으로, 드로잉엔진에서 프레임버퍼 메모리로 전송할 M바이트단위의 화소데이타 중 화면에 표시하고자하는 좌표값에 해당하는 화소데이타만을 지정하기 위한 인에이블데이타를 생성하는 과정; 드로잉엔진은 M바이트단위의 화소데이타를 인에이블데이타와 함께 프레임버퍼메모리로 전송하는 과정; 프레임버퍼메모리는 전송된 M바이트단위의 화소데이타 중 인에이블데이타에 의하여 지정된 화소데이타만을 갱신하는 과정; 및 상기 좌표값에 해당하는 화면위치에 갱신된 화소데이타를 표시하는 과정을 포함함을 특징으로 하며, 32*N비트로 확장된 인터페이스 버스를 최대한 활용하여 더 적은 메모리의 사용으로 동등한 해상도를 가진 실색을 표시할 수 있으며, 또한 메모리의 효율적인 이용을 도모할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 그래픽가속기에서의 화소데이타처리방법을 설명하기 위한 흐름도,
제5도는 본 발명에 의한 인에이블데이타 발생장치의 구성블럭도.
Claims (15)
- 현재의 화면에 표시되는 화소데이타를 저장하기 위한 프레임버퍼메모리와, 표시하고자하는 화면위치에 해당하는 어드레스에 화소데이타를 상기 프레임버퍼메모리에 라이트하기 위한 드로잉엔진을 구비하는 그래픽 가속기에서, 상기 드로잉엔진과 상기 프레임버퍼메모리 간을 인터페이스하는 버스의 데이타폭이 4*N(=M) (여기서, N=1,2,4,8,...) 바이트로 구성된 경우에 화소데이타가 3바이트로 이루어진 24비트 색상모드로 화소데이타를 처리하기 위한 방법에 있어서, 상기 드로잉엔진에서 상기 프레임버퍼메모리로 전송할 M바이트단위의 화소데이타 중 화면에 표시하고자 하는 좌표값에 해당하는 화소데이타만을 지정하기 위한 인에이블데이타를 생성하는 과정; 상기 드로잉엔진은 M바이트단위의 화소데이타를 상기 인에이블데이타와 함께 상기 프레임버퍼메모리로 전송하는 과정; 상기 프레임버퍼메모리는 전송된 M바이트단위의 화소데이타 중 상기 인에니블데이타에 의하여 지정된 화소데이타만을 갱신하는 과정; 및 상기 좌표값에 해당하는 화면위치에 갱신된 화소데이타를 표시하는 과정을 포함함을 특징으로 하는 화소데이타처리방법.
- 현재의 화면에 표시되는 화소데이타를 저장하기 위한 프레임버퍼메모리와, 표시하고자하는 화면위치에 해당하는 어드레스에 화소데이타를 상기 프레임버퍼메모리에 라이트하기 위한 드로잉엔진을 구비하는 그래픽 가속기에서, 상기 드로잉엔진과 상기 프레임버퍼메모리 간을 인터페이스하는 버스의 데이타폭이 4*N(=M) (여기서, N=1,2,4,8,...) 바이트로 구성된 경우에 화소데이타가 3바이트로 이루어진 24비트 색상모드로 임의의 X좌표에 하나의 화소데이타를 표시하기 위한 화소데이타처리방법에 있어서, 상기 X좌표값에 대응하는 프레임버퍼메모리의 M바이트 단위의 시작점어드레스를 생성하는 제1과정; 상기 시작점어드레스부터의 M바이트에 대하여, 상기 X좌표값에 따라 상기 시작점어드레스에 의하여 전송될 M바이트 중 어느 바이트의 데이타를 갱신할지의 여부를 결정하기 위한 인에이블데이타를 생성하는 제2과정; 상기 제2과정에서 갱신할 것으로 결정된 바이트수가 3보다 크면, 상기 제2과정에서 인에이블데이타에 의해 인에이블된 바이트 중 제1바이트부터 제3바이트까지 인에이블하도록 인에이블데이타를 생성하는 제3과정; 상기 제2과정에서 갱신할 것으로 결정된 바이트수가 3보다 작으면, 상기 시작점어드레스를 M바이트 단위로 증가시키고, 증가된 어드레스부터의 M바이트에 대하여 첫 바이트부터 상기 나머지 바이트수에 해당하는 바이트를 인에이블하도록 인에이블데이타를 생성하는 제4과정; 상기 프레임버퍼메모리로 전송된 화소데이타에 대하여 상기 인에이블데이타에 의하여 지정된 바이트에 해당하는 화소데이타만을 갱신하는 제5과정; 및 상기 갱신된 화소데이타를 상기 X좌표에 표시하는 제6과정을 포함함을 특징으로 하는 화소데이타처리방법.
- 제2항에 있어서, 상기 제1과정은 상기 X좌표값에 3을 곱한 값을 M으로 나눈 몫값에 의하여 시작점어드레스를 생성함을 특징으로 하는 화소데이타처리방법.
- 제2항에 있어서, 상기 제2과정은 상기 X좌표값을 M으로 나눈 제1나머지값을 구하는 과정; 상기 제1나머지값에 3을 곱하는 과정; 상기 곱한 값을 M으로 나눈 제2나머지값을 구하는 과정; 및 상기 M바이트에 대응하는 M비트로 구성된 비트열에 대하여 최하위비트(LSB)로부터 상기 제2나머지값의 수에 해당하는 비트까지의 데이타는 디스에이블값으로, 그 이외의 비트데이타는 인에이블값으로 설정하여 인에이블데이타를 발생하는 과정을 포함함을 특징으로 하는 화소데이타처리방법.
- 현재의 화면에 표시되는 화소데이타를 저장하기 위한 프레임버퍼메모리와, 표시하고자하는 화면위치에 해당하는 어드레스에 화소데이타를 상기 프레임버퍼메모리에 라이트하기 위한 드로잉엔진을 구비하는 그래픽 가속기에서, 상기 드로잉엔진과 상기 프레임버퍼메모리 간을 인터페이스하는 버스의 데이타폭이 4*N(=M) (여기서, N=1,2,4,8,...) 바이트로 구성된 경우에 화소데이타가 3바이트로 이루어진 24비트 색상모드로 시작점X(X1)좌표부터 끝점X(X2)좌표까지 선을 그리기 위한 화소데이타 처리방법에 있어서, 상기 X1좌표값에 대응하는 프레임버퍼메모리의 M바이트 단위의 시작점어드레스를 생성하는 제1과정; 상기 시작점어드레스부터의 M바이트에 대하여, 상기 X1좌표값에 따라 상기 시작점어드레스에 의하여 전송될 M바이트 중 어느 바이트의 데이타를 갱신할지의 여부를 결정하기 위한 제1인에이블데이타를 생성하는 제2과정; 상기 X2좌표값에 대응하는 프레임버퍼메모리의 M바이트 단위의 끝점어드레스를 생성하는 제3과정; 상기 끝점어드레스부터의 M바이트에 대하여, 상기 X2좌표값에 따라 상기 끝점어드레스에 의하여 전송될 M바이트 중 어느 바이트의 데이타를 갱신할지의 여부를 결정하기 위한 제2인에이블데이타를 발생하는 제4과정; 상기 시작점어드레스 및 상기 끝점어드레스 사이에 있는 어드레스에 해당하는 모든 바이트의 데이타를 갱신하도록 하기 위한 제3인에이블데이타를 발생하는 제5과정; 및 상기 프레임버퍼메모리로 전송된 화소데이타에 대하여 상기 제1, 제2 및 제3인에이블데이타에 의하여 지정된 바이트에 해당하는 화소데이타만을 갱신하는 제6과정을 포함함을 특징으로 하는 화소데이타처리방법.
- 제5항에 있어서, 상기 제1과정은 상기 X1좌표값에 3을 곱한 값을 M으로 나눈 몫값에 의하여 시작점어드레스를 생성함을 특징으로 하는 화소데이타처리방법.
- 제5항에 있어서, 상기 제2과정은 상기 X1좌표값을 M으로 나눈 제1나머지값을 구하는 과정; 상기 제1나머지값에 3을 곱하는 과정; 상기 곱한 값을 M으로 나눈 제2나머지값을 구하는 과정; 및 상기 M바이트에 대응하는 M비트로 구성된 비트열에 대하여 최하위비트(LSB)로부터 상기 제2나머지값의 수에 해당하는 비트까지의 데이타는 디스에이블값으로, 그 이외의 비트데이타는 인에이블값으로 설정하여 제1인에이블데이타를 발생하는 과정을 포함함을 특징으로 하는 화소데이타처리방법.
- 제5항에 있어서, 상기 제3과정은 상기 X2좌표값에 3을 곱하고 2를 더한 값을 M으로 나눈 몫값에 의하여 끝점어드레스를 생성함을 특징으로 하는 화소데이타처리방법.
- 제5항에 있어서, 상기 제4과정은 상기 X2좌표값을 M으로 나눈 제1나머지값을 구하는 과정; 상기 제1나머지값에 3을 곱하는 과정; 상기 곱한 값을 M으로 나눈 제2나머지값을 구하는 과정; M을 2배한 값에서 3을 감하고, 다시 상기 제2나머지값을 감하는 과정; 상기 감한 값을 M으로 나눈 제3나머지값을 구하는 과정; 및 M바이트에 대응하는 M비트로 구성된 비트열에 대하여 최상위비트(MSB)로부터 상기 제3나머지값의 수에 해당하는 비트까지의 데이타는 디스에이블값으로, 그 이외의 비트데이타는 인에이블값으로 설정하여 제2인에이블데이타를 발생하는 과정을 포함함을 특징으로 하는 화소데이타처리방법.
- 호스트로부터 전송된 그리기정보에 따라 화면에 화소데이타를 표시하기 위한 그래픽가속기에 있어서, 상기 그리기정보에 따라 표시하고자 하는 화면위치에 대한 어드레스 및 화소데이타를 발생하기 위한 드로잉엔진; 상기 표시하고자하는 화면위치에 대한 어드레스에 따라, 전송되는 화소데이타 중 특정 어드레스의 데이타만을 부분적으로 인에이블하는 인에이블데이타를 발생하기 위한 인에이블발생수단; 상기 드로잉엔진에서 전송된 화소데이타에 대하여, 상기 인에이블데이타에 의하여 인에이블된 어드레스에 해당하는 데이타만을 갱신하여, 현재의 화면에 표시되는 정보를 저장하기 위한 프레임버퍼메모리; 상기 프레임버퍼메모리에 저장된 화소데이타를 화면에 표시하기 위한 화면제어수단을 포함함을 특징으로 하는 그래픽가속기.
- 현재의 화면에 표시되는 화소데이타를 저장하기 위한 프레임버퍼메모리와, 표시하고자하는 화면위치에 해당하는 어드레스에 화소데이타를 상기 프레임버퍼메모리에 라이트하기 위한 드로잉엔진을 구비하는 그래픽 가속기에서, 호스트로부터 전송된 그리기정보에 따라, 상기 드로잉엔진에서 상기 프레임버퍼메모리로 전송되는 화소데이타 중 화면에 표시하고자 하는 화소데이타만을 인에이블시키기 위한 정보를 제공하는 드로잉제어수단; 및 4*N(여기서, N=1,2,4,8,...) 바이트로 구성된 상기 프레임버퍼메모리간의 인터페이스버스를 통하여 화소데이타가 3바이트로 이루어진 24비트 색상모드로 그리기동작을 수행하기 위하여, 상기 드로잉제어수단으로부터의 인에이블정보에 따라, 상기 드로잉엔진에서 상기 프레임버퍼메모리로의 데이타 전송을 제어하는 인에이블데이타를 발생하여 상기 프레임버퍼메모리로 전송하기 위한 인에이블발생수단을 포함함을 특징으로 하는 그래픽가속기에서의 인에이블데이타 생성장치.
- 제11항에 있어서, 상기 드로잉제어수단에서 제공하는 정보는 현재 드로잉엔진에서 프레임버퍼메모리로 전송되는 데이타의 전송어드레스, 화면에 그릴 첫 화소데이타가 포함된 데이타가 전송되는 어드레스인 시작점어드레스, 화면에 그릴 마지막 화소데이타가 포함된 데이타가 전송되는 어드레스인 끝점어드레스, 화면에 그릴 첫 화소데이타가 포함된 데이타에서 화면에 표시되기를 원하는 화소데이타만을 인에이블하기 위하여 사용되는 제1쉬프트값, 그리고 화면에 그릴 마지막 화소데이타가 포함된 데이타에서 화면에 표시되기를 원하는 화소데이타만을 인에이블하기 위하여 사용되는 제2쉬프트값을 포함함을 특징으로 하는 그래픽가속기에서의 인에이블데이타 생성장치.
- 제11항에 있어서, 상기 인에이블발생수단은 화면에 그릴 첫 화소데이타가 포함된 데이타가 전송되는 어드레스에서 화면에 표시되기를 원하는 화소데이타만을 인에이블하는 제1인에이블데이타를 발생하기 위한 제1인에이블발생수단; 화면에 그릴 마지막 화소데이타가 포함된 데이타가 전송되는 어드레스에서 화면에 표시되기를 원하는 화소데이타만을 인에이블하는 제2인에이블데이타를 발생하기 위한 제2인에이블발생수단; 화면에 그릴 첫 화소데이타가 포함된 데이타가 전송되는 어드레스와 화면에 그릴 마지막 화소데이타가 포함된 데이타가 전송되는 어드레스 사이에 있는 어드레스에 해당하는 화소데이타는 모두 인에이블하는 제3인에이블데이타를 발생하기 위한 제2인에이블발생수단; 및 상기 제1, 제2 및 제3인에이블발생수단에서 발생된 인에이블신호들을 상기 드로잉엔진에서 출력되는 회소데이타와 함께 상기 프레임버퍼메모리로 전송하기 위한 출력수단을 포함함을 특징으로 하는 그래픽가속기에서의 인에이블데이타 생성장치.
- 제13항에 있어서, 상기 제1인에이블발생수단은 상기 제1쉬프트값 및 모두 논리 '1'로 채워진 4*N 비트 데이타가 입력되어, 상기 제1쉬프트값에 따라 4*N 비트 데이타를 우측으로 쉬프트시키고 쉬프트된 데이타를 출력하기 위한 제1쉬프트수단; 상기 현재의 전송어드레스와 상기 시작점어드레스를 비교하여, 그들이 서로 같은지의 여부에 따라 제어신호를 발생하기 위한 제1비교수단; 및 상기 제1쉬프트수단에서 출력된 데이타 및 논리 '1'로 채워진 4*N 비트 데이타가 입력되어, 상기 제1비교수단으로부터 인가된 제어신호에 따라 제1인에이블데이타를 출력하기 위한 제1먹스수단을 포함함을 특징으로 하는 그래픽가속기에서의 인에이블데이타 생성장치.
- 제13항에 있어서, 상기 제2인에이블발생수단은 상기 제2쉬프트값 및 모두 논리 '1'로 채워진 4*N 비트 데이타가 입력되어, 상기 제2쉬프트값에 따라 4*N 비트 데이타를 좌측으로 쉬프트시키고 쉬프트된 데이타를 출력하기 위한 제2쉬프트수단; 상기 현재의 전송어드레스와 상기 끝점어드레스를 비교하여, 그들이 서로 같은지의 여부에 따라 제어신호를 발생하기 위한 제2비교수단; 및 상기 제2쉬프트수단에서 출력된 데이타 및 논리 '1'로 채워진 4*N 비트 데이타가 입력되어, 상기 제2비교수단으로부터 인가된 제어신호에 따라 제2인에이블데이타를 출력하기 위한 제3먹스수단을 포함함을 특징으로 하는 그래픽가속기에서의 인에이블데이타 생성장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040264A KR0155919B1 (ko) | 1995-11-08 | 1995-11-08 | 그래픽 가속기에서 화소데이타 처리방법 및 그 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950040264A KR0155919B1 (ko) | 1995-11-08 | 1995-11-08 | 그래픽 가속기에서 화소데이타 처리방법 및 그 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970028999A true KR970028999A (ko) | 1997-06-26 |
| KR0155919B1 KR0155919B1 (ko) | 1998-11-16 |
Family
ID=19433378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950040264A KR0155919B1 (ko) | 1995-11-08 | 1995-11-08 | 그래픽 가속기에서 화소데이타 처리방법 및 그 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0155919B1 (ko) |
-
1995
- 1995-11-08 KR KR1019950040264A patent/KR0155919B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0155919B1 (ko) | 1998-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5422995A (en) | Method and means for fast writing of run length coded bit strings into bit mapped memory and the like | |
| KR100221028B1 (ko) | 그래픽 가속기 및 이를 이용한 메모리 프리패치 방법 | |
| JP2761890B2 (ja) | 線発生装置及びディスプレイ装置 | |
| US4556879A (en) | Video display apparatus | |
| JP2835719B2 (ja) | 画像処理装置 | |
| US5450532A (en) | Cache memory system for a color ink jet printer | |
| JPH0519747A (ja) | 表示制御装置 | |
| KR970028999A (ko) | 그래픽 가속기에서 화소데이타 처리방법 및 그 장치 | |
| JP2001290794A (ja) | ディジタル信号のサンプリング周波数変換装置 | |
| JP3881404B2 (ja) | コンピュータ・グラフィックス・システム用のデータ・バス・プロトコル | |
| US5504503A (en) | High speed signal conversion method and device | |
| KR100266930B1 (ko) | 다각형등의도형을묘화하는방법및표시제어장치 | |
| JP2002341855A (ja) | アンチエリアスフォント生成器 | |
| EP0189524B1 (en) | Memory unit having arithmetic and logic functions, in particular for graphic processing | |
| JP2647348B2 (ja) | クリッピング・プレーン・データ記憶システム及び方法 | |
| KR100195199B1 (ko) | 메타얼라인 모드 데스티네이션 어드레스 발생회로 및 이를 이용한 그래픽 콘트롤러 | |
| JPS60114896A (ja) | 表示回路 | |
| JPH07271656A (ja) | 画像データ処理システム | |
| JP2656754B2 (ja) | 画像データ処理装置及びそれを用いたシステム | |
| JP3443229B2 (ja) | 文字表示装置の書き込み制御回路 | |
| JPH0321475A (ja) | 画像出力装置 | |
| JPS58182366A (ja) | 画像の拡大，または縮小回路 | |
| KR100190019B1 (ko) | 그래픽 콘트롤러의 어드레스 계산기 | |
| JP2001150739A (ja) | 印刷データ生成装置 | |
| JPH05282126A (ja) | 表示制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080701 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |