KR970006193B1 - 정적 랜덤 억세스 메모리 셀 - Google Patents

정적 랜덤 억세스 메모리 셀 Download PDF

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Abstract

내용 없음.

Description

정적 랜덤 억세스 메모리 셀
제1도는 정적 랜덤 억세스 메모리 셀(static rndom access memory cell)의 개략적인 회로도.
제 2 도는 n채널 절연 게이트 전계효과 트랜지스터의 특정 구성에 대해 열전자 안전 동작 영역이 발견되는 것을 도시한 도면.
제3도는 제1도에 도시된 셀을 갖는 정적 랜덤 억세스 메모리 장치의 회로도.
*도면의 주요부분에 대한 부호의 설명
1 : 정적 랜덤 억세스 메모리 셀 4 : p채널 트랜지스터
5 : n채널 트랜지스터 8,9 : 다이오드
본 발명은 CMOS 서브마이크론 SRAM-셀을 포함하는 메모리 장치에 관한 것인데, 사기 셀은 한쌍의 교차 결합된 인버터를 포함하고, 상기 각 인버터는 공급 전압을 수신하기 위한 두 공급 단자 사이에 인버터-PMOS 트랜지스터와 인버터-NMOS트랜지스터의 직렬 연결을 포함하고, 상기 인버터들의 출력은 각각의 MMOS-억세스-트랜지스터들을 통해서 각각의 비트 라인들에 결합되고, 상기 메모리 장치는 상기비트 라인들을 판독 동작을 실행하기 전에 예정된 선충전 전압까지 미리 충전시키기 위한 선충전수단을 포함하고 있다.
상술된 메모리 장치는 Solid-State Circuits의 IEF저널, 권 sc-22, 넘버 5, 1987년 10월, 명칭이 40-ns/100PF LOw-파워 Full-CMOS 256k(32k×8)SRAM인 논문에 기술되어 있다. 이 논문에는 1.3㎛ 프로세스에 의해 구성되는 SRAM에 관해서 논의되어 있다. 5V 전원에 대하여 신뢰할 수 있는 트랜지스터들은 열 전자 스트레스에 대하여 트랜지스터들을 보호하기 위해 약간 도우프된 드레인(UD)을 사용하여 완성된다. 열 전자 스트레스 현상은 그 자체로 잘 알려져 있으며, 이 현상은 채널 재료의 균형대 전자들이 전도대로 여기되도록 하기 위하여 채널 재료 이온화시키기에 충분한 에너지로 소스-대-드레인 전계에 의해 관련 트랜지스터의 채널 내의 전하 캐리어들이 가속되는 결과이다. 그러한 현상이 나타날 때마다, 여분의 전도 전자 및 정공이 존재하게 되고, 이들은 각각 드레인 밑 기판으로 흘러들러다서 드레인-소스 전류 및 기판 전류를 증가시킨다. 충격 이온화에 의해 발생된 전하 캐리어들이 충분한 에너지를 가지면, 그들은 트랜지스터 케이스에 대한 절연 재료와 채널 재료 사이의 에너지 장벽을 초과할수 있다. 절연 재료 내에서, 몇몇 캐리어들이 트랩되면, 절연기 및 인터페이스 트랩에서 고정된 전하가 발생되어 트랜지스터 특성을 변화시킨다. 요구되는 다수의 셋이 적절한 크기의 기판 영역에 수용될 수 있게, 현재의 경향은 큰 기억 용량을 가지는 메모리가 요구된다. 메모리 셀 크기의 감소는 셀의 트랜지스터 크기의 감소를 수반한다. 그러나, 셀트랜지스터의 채널 길이는 1㎛(서브 미크론) 이하, 예로서 0.8㎛가 되며, 동작 조건은 변경되지 않고 열 전자 스트레스가 비교적 가볍게 도프된(LLD) 트랜지스터의 구조를 사용하는 대신에 NMOS 트랜지스터에서 발생되며 셀의 수명을 상당히 감소시킨다.
셀에 인가되는 전압이 적절하게 감소되면, 열-전자 스트레스는 피할 수 있으나, 통상의 상기 감소는 셀을 억세스하는데 요구되는 시간을 상당히 증가시키게 된다. 본 발명은 상기 결점을 제거하는 것이다.
본 발명의 한 특징에 따라 상술한 메모리가 제공되며, 상기 예비 충전 전압은 상기 공급 전압 이하가 되어서 각각의 억세스-트랜지스터에서 열 전자 스트레스가 발생되는 것을 방지하며, 상기 인버터 NMOS-트랜지스터 및 상기출력을 거쳐 상호 접속되는 태널을 가지는 상기 억세스-트랜지스터의 조합의 트랜지스터는 모두 논리 레벨을 나타내는 전압을 유지하여, 이때, 상기 전압은 상기 출력단에 나타나며, 상기 전압은 상기 다른 인버터-NMOS-트랜지스터에서 발생되는 열 전자 스트레스를 방지하기 위해 다른 인버터-NMOS-트랜지스터의 임계 전압 아래의 안전 전압치 이하가 된다(용여 CMOS는 현재통상 사용되는 용어의 의미이며, 트랜지스터 게이트 전극이 폴리실리콘과 같은 비-금속 재질로 구성된 상보성 트랜지스터 구조를 포함한다).
본 발명은 열 전자 스트레스를 피하기 위해 NMOS 트랜지스터의 전도 채널 양단에 최대 허용 가능 전압이 상기 NMOS 트랜지스터의 게이트와 소스간의 전업차에 좌우된다는 관찰에 근거를 둔다. 상기 최대 허용 가능 전압은 안전 값 이상에 놓여 있는 NMOS-트랜지스터의 게이트와 소스간의 전압차보다 안전값 이하에 놓여 있는 NMOS 트랜지스터의 게이트와 소스간의 전압차에 대해 크다.
본 발명은 상기 공급 전압이 실제로 5볼트이며, 상기 선 충전 전압이 실제로 2.5볼트와 4볼트 간에 놓여 있으며, 상기 안전 값이 실제로 상기 임계 전압에서 0.3볼트를 뺀 값에 동등한 것이 또한 특징일 수 있다. 선충전 레벨에 대한 전술된 전압 범위와 상술된 안전 값이 서브마이크론 프로세스(Submicron Process, 예를 들어, 0.8㎛)에 의해 구성되는 NMOS 트랜지스터에서 열 전자 스트레스의 발생을 방지 할 수 있다는 것이 발견되었다.
본 발명은 메모리가 선 충전에 의해 진행되는 이러한 방법으로 각각의 기록 동작을 실행하는 제어수단을 포함하는 것이 또한 특징일 수 있다. 따라서, 열전자 스트레스가 억세스 트랜지스터에서 발생하는 것을 방지하기 위해서, 제어 수단은 기록 동작에 앞서 비크라인(예를 들어, 5볼트 전력 공급의 경우에서 2.5볼트 보다 전적으로 높은 전압 레벨(예를 들어, 4V)로)을 선 충전한다. 사실상, 억세스 트랜지스터 양단에 발생한 전압은 공급 전압보다 실제로 작다. 그 결과 제어 수단은 억세스 트랜지스터를 작동시키며 그후 상기 제어 수단은 메모리 셀을 기록하도록 비트라인 상에 희망 정보가 놓여지고 따라서 메모리 셀에서 인버터의 각 출력은 각 비트라인 상에 정보를 접수한다.
본 발명은 메모리가 판독 동작에 의해 진행되는 이러한 방법으로 각 기록 동작을 실행하는 제어 수단을 포함하는 것이 또한 특징일 수 있다. 진행 패러스래프에서 기술된 바와 같이 기록 동작에 앞서 억세스 트랜지스터의 선택과 비트라인의 희망 선 충전이 판독 동작에 의해 이루어질 수 있다.
본 발명의 실시예는 첨부도면을 참조하여 상세히 서술한다.
제1도에 있어서, 정적 RAM 셀(1)은 제1, 제2 CMOS 반전 증폭기 구성(2,3 및 4,50으로 되어있고, 제1, 제2 CMOS 반전 증폭기 구성은, 제1 구성의 출력(6)전위가 제2 구성의 출력 전위에 대해 포지티브가 되는 경우 제1 안정 상태를 갖고, 네가티브가 되는 경우에는 제2 안정 상태를 갖도록 교차 결합된 구성이다.
도면에서 증폭기들은 이중 교차 결합 구성이고 다이오드(8,9)는 각각 p채녈 트랜지스터(2)와 n채널트랜지스터(3), p채널 트랜지스터(4)와 n채널 트랜지스터(5) 사이에 위치한다. 상기 다이오들을 실제상에는 있을 수도 있고 없을 수도 있다. n채널 절연 게이트 전계효과 트랜지스터 구성부(10,11)의 게이트 전극들은 셀 억세스 신호 공급도체(12)에 접속되며, 그것들의 채널들은 출력(6,7)을 각각 제1, 제2, 정보 신호 도체(13,14)에 연결한다. CMOS 증폭기 구성부(2,3 및 4,5)는 각각 전원 도체(15)와 (16)사이에 접속되며, 상기 도체(15)는 접지된 것으로 가정한 도체(16)에 대해 포지티브 전위(V)를 운반한다.
정보 신호 도체 또는 비트라인(13,14)에 의해 판독된 셀(1)의 정보내용을 필요로할 때, 포지티브 전위가 셀 억세스 신호 공급 도체(12)에 인가될 수도 있고 그밖의 억세스 트랜지스터(10,11)에 인가될 수도 있다. 이때 라인(13)과(14)간의 최종 전위차의 표시는 현재 상태인 쌍안정 상태를 표시한다. 라인(13,14)은 억세스 트랜지스터(10,11)가 전도 상태가 되기 전에 전도 상태가 발생했을 때 셀에 돌발적인 기록 동작을 방지하기 위해 포지티브 전위, 예를들면+V로 프리차아지한다. 기록동작은 적합한 전위차 예컨대+V와 제로와의 전위 차를 필요로할 때,필요한 특정 쌍안정에 대응되는 전위차의 표시는 라인(13,14)상에 나타나며, 포지티브 전위는 억세스 트랜지스터가 전도되도록 라인(12)에 인가되어, 결과적으로 상기 상태가 아닐 경우 셀은 최적 상태로 세트된다. 상기 실시예엣, 인용된 전압은 V=+5V×10%이고 셀의 p-채널, n-채널 트랜지스터의 채널 길이는 1.2㎛, 1,4㎛이다. 그러나 상기 채널의 길이, 특히 n채널 트랜지스터의 길이가 예를 들어 0.8㎛ 감소되었다면, 상기 V=5V×10% 전압일 때 그것들의 라이프 예정치(Life expectancy)와 더불어 열전자 응력이 상당히 발생한다. 상당히 큰 열전자응력을 방지하도록 소정치 전압에 대해 V전압 만큼의 감소는 셀 억세스 시간의 현저한 증가를 초래한다. 그러나 본 발명의 실시예에서는 n채널 트랜지스터의 채널 길이를 0.8㎛ 감소시켰고, V값은 +5V로 유지한 반면, 외부로 부터 도체(13,14)에 인가된 최대 포지티브 전위치는 +4V±10%로 제한하였으며 트랜지스터(3,4)와 트랜지스터(10,11)와의 크기(채널 컨덕턴스)와 함께 트랜지스터(3,5)의 임계 전압에 관해서는 제2도를 참조하여 서술한다. 도체(15,16)간의 전위차 자체가 감소되는 경우, 상기가 행해졌을 시에, n-채널 트랜지스터에서 실질적인 열-전다 스트레스(hot-electron stress)는 발생되어진 셀접근 시간에 다량 증갈 수반함 없이 피할 수 있음을 알 수 있다.
제2도의 도표는 특별한 n-채널 절연 게이트 전계효과 트랜지스터의 영역에 작용한 열 전자 세이프(hot-electron safe)로 발견되어진 것이 도시되는데, 이것은 전체 라인(17) 이하 영역에 주어진다. 드레인 대 소스 전압 Vds은 가로 좌표를 따른 게이트 대 소스전압 Vgs에 대항해 세로 좌표로써 계획되어졌다.최대 가능한 드레인 대 소스전압은 5.5볼트 즉 5볼트 +10%인 것이 보증되어졌다. 트랜지스터는 상기 트랜지스터의 게이트 소스 전압이 제공된 상기 트랜지스터의 임계 전압 T이상이고 상기 트랜지스터의 드레인 소스 전압이 이들 조건(영역 20)하에서 4.0볼트로 제한될 시에 열-전자 세이프인 것이보여질 것이다. 한편으로, 트랜지스터의 게이트 소스 전압이 임계 전압 T(영역 19)이하인 0.3볼트값을 초과하지 못하는 경우, 트랜지스터는 상기 트랜지스터의 드레인 전압이 5.5볼트일 시에만 열-전자 세이프이다. 상기가 이들 두 상황간의 중간 천이 영역(18)이다. (사실, 상기는 열-전다 세이프되거나 되지 않는 것 간의 예리한 분할 라인은 아니다. 예를들어 임의의 상황에서는, 결과로서 발생한 열-전자세이프가 허용할 수 없는 크기에 도달하기 전에 4볼트의 드레인 소스 전압과 0.25볼트의 임계 전압 T내에 트랜지스터 게이트 소스전압을 증가하는 것이 허용될 수 있다. 게다가, 라인(17)의 우측부분의 4볼트 레벨은 임의의 상화에서 10%의 내성을 필요로 할 수 있다) 그러므로, 제1도의 셀에서 n-채널트랜지스터가 제2도의 도표에 적합하고 도체(15,16)간의 전위차가 5.5볼트 일시에, 이들 트랜지스터의 동작점은 상기 트랜지스터가 앞서 인용된 내성 및 조건 경감을 가정한 후 적어도 라인(17)이나 또는 라인(17) 이하에 유지되야 한다. 이것은 실제로 본 발명에 따라 제공된 경우이며, 도체(13 및 14)상의 최대 포지티브 전압이 적절히 제한되고, 트랜지스터(10 및 11)의 크기에 상대적인 이들 트랜지스터의 크기와 함께 트랜지스터(3 및 5)의 임계 전압도 적절히 선택되며, 이하 증명될 것이다.
먼저 제1도의 셀의 정지(선택되지 않은)상태를 고려하고, 상기 셀은 증폭기(2,3)의 출력(6)이 증폭기(4,5)의 출력(7)과 비교하여 상대적으로 포지티브 전위인 안정상태에 있다고 가정하자. 정지 상태에서, 라인(12)은 트랜지스터(10 및 11)가 차단되며, 도체(13 및 14)로 부터 교차 결합된 반전 증폭기(2,3 및 4,5)를 절연하도록 그라운드 전위이다. 그러므로 셀내에서 논리 레벨은 CMOS 논리 레벨 즉 Vcc및 그라운드이다. n-채널 트랜지스터(3,5,10 및 11)의 임계전압이 모두 약 1볼트이면, 트랜지스터(10,11 및 3)는 제2도의 낮은 Vgs영역(19)에 동작하며 트랜지스터(5)는 낮은 Vds영역(20)에서 동작한다.
이제 제1도의 셀에 대한 판독 동작을 고려하자. 본 발명의 특징에 따라, 도체는 4볼트를 초과하지 못하는 포지티브 전위로 선충전되는 반면, 라인(12)상의 전위는 트랜지스터(10 및 11)가 차단되는 값으로 유지된다. 라인(12)상의 상기 전위가 포지티브 방향으로 상승된 후에, 전도성의 트랜지스터(10 및 11)를 묘사한다. 라인(13 및 14)이 실제로 +4볼트로 선충전되었다고 가정한 후, +V전류쪽으로 발행되어진 전위라인(12)은 트랜지스터(11 및 5)를 통해 라인(14)으로부터 흐르기 시작할 것이다. 상기는 출력(7)에서 전압을 상승시킬 것이다. n-채널 트랜지스터의 동작 영역은 아래와 같다. 트랜지스터(5 및 10)는 도체(14)상의 전압이 4볼트로 제한되기 때문에 트랜지스터(11)와 같이 제2도의 낮은 Vds영역(20)에서 동작한다. 트랜지스터(3)는 출력(7)에서 전압이(T-a3) 볼트를 초과하지 못하도록 제공된 제2도의 낮은 Vgs 영역(19)에서 동작한다(또는 이러한 경감이 허용될 수 있도록(T-.25)볼트이다). 본 발명에 따라, 트랜지스터(11 및 5)의 채널 콘덕턴스간의 비율과 트랜지스터(3)의 임계 전압 T은 상기 요구가 만족되며, 또한 상응한 선택이 트랜지스터(10 및 3)의 콘덕턴스와 트랜지스터(5)의 임계 전압 T이 1.0볼트인 경우, 전적으로, 트랜지스터(5 및 3)의 채널폭이 각각의 트랜지스터(10 및 11)의 채널폭에 적어도 2배가 되도록 선택될 수 있다.
이제 제1도의 셀에 대한 기록 동작을 고려하자. 본 발명의 특징에 따라, 사실상 상기 기술된 바와같이 판독 동작이 우선 실행된 후 라인(13 및 14)이 각기 비교적 낮게 되거나 비교적 높게 되는 반면(셀의 상태에서 변화가 요구된다고 가정) 라인(12)상의 전위는 트랜지스터(10 및 11)가 전도성이 되도록 존재한다. 비록 이론적으로 트랜지스터(10)의 드레인 소스 전압이 이들 상황하에서 4볼트를 초과할 수도 있으나, 실제로 상기는 출력(6)의 RC 시정수가 라인(13)상의 시정수보다 실제로 충분히 작기 때문에, 출력(6)상의 전위는 트랜지스터(2 및 10)의 채널 콘닥턴스간의 비율에 의해 결정된 바와같이 라인(13)상의 RC시정수를 따른다. 출력(6)에서 전압이 감소하는 동안, 출력(7)에서 전압은 증가하며, 제4도의 낮은 Vgs영역(19)으로 부터 낮은 Vds영역(20)으로 전이 트랜지스터(3)를 초래한다. 이와 유사하게 트랜지스터(5)는 낮은 Vds영역으로 부터 낮은 Vgs영역으로 전이한다. 영역(19와 20)간의 이들 트래지스터는 돌연하지 않다. 그러나, 판독 동작의 관계에서 전술된 바와같이, 출력(6)상의 전압이 트랜지스터(5)에 대해(T-0.3)볼트를 초과할 수 없는 반면 트랜지스터(5)는 전도성이고, 출력(7)상의 전압이 트랜지스터(3)에 대해(T-0.3) 볼트를 초과할 수 없는 반면 트랜지스터(3)는 전도성이기 때문에, 사기전이는 제2도의 중간 영역(18)을 통해 진행한다.
제1도 및 2도에 대하여 기술된 바와같이 다수의 셀의 매트릭스를 형성하도록 로 및 열로 배열될 수 있으며, 상기 매트릭스의 각각의 하나 또는 그룹은 스스로 선택될 수 있고 적절한 어드레스 및 제어 신호의 수령에 응답하여 판독 또는 기록될 수 있다. 제 3도는 n개의 로 및 m개의 열의 이러한 배열을 도시한다. 각각의 행은 제각기 단일 셀 억세스 신호 공급 도체 12.1 내지 12.n을 가지며, 각각의 열은 제각기 단일쌍의 정보 신호 도체 13.1, 14.1 내지 13m, 14m을 갖는다. 상기셀 억세스 신호 공급도체는 어드레스 디코더(21)의 각각의 출력 A1 내지 An으로 부터 각각의 (전자) 스위치 22.1 내지 22.n을 통하여 페드된다. 각각의 셀 1.11 내지 1.mm의 전력 공급 도선(15 및 16)은 전력 공급(23)의 적당한 출력으로부터5[V]로 페드된다. 각각의 쌍 정보 신호 도체(13,14)의 도체는 각각의 2중 전환스위치(24.1 내지 24.m)의 각각의 입력에 접속된다. 상기 스위치의 한 위치에 있어서, 도체는 공급원(23)의 4[V]출력단에 접속되는데 반해서, 다른 위치에서의 상기는 제각기 2중 스위치(25.1 내지 25.m)을 통하여 입력 버퍼(26)의 각각의 차동 출력단과 또한 출력 버터(27)의 각각의 차동 입력단에 접속된다. 버퍼(26 및 27)은 공급원(23)으로 부터 제각기 4[V] 및 5[V]로 출력한다. 제어 장치(28)는 스위치(24)의 제어 입력단, 스위치(22)의 제어 입력단, 버퍼(26)의 출력 개입 중단 가능 입력단 및 버퍼(27)의 출력 개입중단 가능 입력단에 제각기 접속된 출력 C,D,E 및 F를 갖는다.
정지 상태에 있어서, 스위치는 공지된 위치에 있게 된다. 셀 억세스 동작이 적당한 어드레스를 필요로 할때, 디코더는 그것의 출력 A1 내지 An 중 선택된 하나 및 그것의 출력단 B1내지 Bn중 선택된하나상에 +5[V]를 발생하는 디코더(21)의 출력(29)에 응답하여 그곳에 공급하며, 후자는 대응하는 2중 스위치(25)를 닫는다. 나머지 출력 A 및 B는0[V]로 남는다. 만약 요구된 동작이 판독 동작이라면, 신호는 제어장치(28)의 판독 제어 입력(30)에 역시 안가된다. 제어장치(28)에 응답하여 먼저 그것의 출력 C상에 펄스를 발생하며, 스위치(24)상에 전화하고, 상기 펄스가 존재하는 동안, 곧 전방쪽으로, 그것의 출력 D 및 F상에 동시에 일어나는 펄스를 발생하며, 스위치(22)를 닫고 출력 버퍼(27)를 인에이블링한다. 만약 다른 한편으로 요구된 동작이 기록동작이라면, 신호는 제어 장치(28)의 기록 제어 입력(31)에 공급된다. 제어장치(28)에 응답하며 먼저 그것의 출력 C상에 펄스를 발생하며, 스위치(24)상에 전환한다. 곧 전방쪽으로 출력 C상의 펄스가 존재하고 있는 동안, 그것은 그것의 출력 D상에 펄스를 발생하며, 스위치(22)를 닫는다. 곧 전방쪽으로, 출력 C 및 D상의 펄스가 존재하고 있는 동안, 그것은 그것의 출력 E상에 펄스를 발생하며, 입력 버퍼(26)의 출력을 인에이블링한다. 전력이 4[V]의 레벨로입력 버퍼(26)에 공급되기 때문에, 상기 버퍼에 의해 정보 신호 도체(13,14)에 공급된 전압은 상기 레벨을 초과할 수 없다는 것을 주목해야 한다.
정보 신호 도체(13,14)에 인가된 최대 포지티브 전압에 적합하게 선택된 한계는 메모리 셀내에 사용된 n-채널 트랜지스터의 특성에 따라 결정되는 것이 명백해질 것이다. 상기 한계는 셀 CMOS 증폭기내에 구비된 n-채널 트랜지스터(3 및 5)의 임계 전압과 함께, 상기 트랜지스터(3 및 5)의 크기가 연관된 트랜지스터(10 및 11)의 크기를 가질 수 있는 최소비를 번갈아 결정한다.
상술한 바로부터 본 발명은 분야에 기술적으로 숙련된 사람은 다양하게 변경시킬 수 있다. 상기 변형은 디자인, 제조 및 장치 및 소자의 사용 및 그것에 관하여 구성부로 이미 알려진 다른 형태를 가진다.
비록 청구범위는 특정 형태의 조하베 관해 기술되어 있지만, 다른 형태의 조합도 가능하다. 비록 본 출원에서 청구 범위는 특징들의 툭유한 결합으로 정형화되었지만, 본 출원 명세서의 범위는 어떠한 신규한 특징 또는 여기서 외형적으로 또는 내재적으로 밝혀진 특징들의 어떠한 신규한 결합 또는 그것들을 일반호한 것, 그것이 본 청구항 중 어느 하나에서 청구된 것과 동일한 발명에 연관되던지 않던지간에 그리고, 그것이 본 발명이 해결하고자 하는 것과 동일한 기술적 문제점 중 일부 또는 전부를 해결하던 지 않던지 간에, 모두 포함한다고 하는 것을 이해해야 한다. 본 출원은 본 출원의 진행중에 또는 상기 출원으로 부터 유도된 또 다른 출원의 진행중에 새로운 청구항이 상기 특징 및/또는 상기 특징의 결합으로 정형화될 것이라는 점을 주지하고자 한다.

Claims (10)

  1. CMOS 서브마이크론 SRAM-셀을 구비하며, 여기서 상기 셀은 한쌍의 교차-결합된 반전기를 구비하고, 각각의 반전기는 공급전압을 수신하기 위한 두개의 공급 터미널 사이에 반전기-PMOS-트랜지스터와 반전기-NMOS-트랜지스터의 직렬 연결을 구비하고, 반전기의 출력은 각각의 NMOS-억세스-트랜지스터를 경유하여 각각의 비트라인에 결합되며, 판독 연산을 실행하기 이전에 상기 비트 라인을 선정된 프리차징 전압으로 프리차징하는 프리차징 수단을 구비하는 메모리에 있어서, 상기 프리차징 전압은 각각의 억세스-트랜지스터에서 발생하는 열 전자 스트레스를 방지하도록 상기 공급 전압 이하인 것이 적절하며, 상기 출력을 거쳐서 상호 연결된 채널을 가진 상기 반전기-NMOS-트랜지스터와 상기 억세스-트랜지스터의 결합 각각에서의 트랜지스터는 저논리 레벨을 나타내는 전압을 유지하도록 실현되며, 상기 전압이 상기 출력에 존재할 때 또다른 반전기-NMOS-트랜지스터에서 발생하는 열전자 스트레스를 방지하기 위하여 상기 또다른 반전기-NMOS-트랜지스터의 임계전압보다 상당히 낮은 안전갑 이하로 실현되는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 상기 공급 전압은 사실상 5볼트이며, 상기 프리차징 전압은 대략 2.5볼트와 4볼트 사이에 있으며, 상기 안전값은 대략 상기 임계전압에서 0.3볼트를 뺀값에 상당하는 것을 특징으로 하는 메모리.
  3. 제1항 또는 2하에 있어서, 메모리는 프리차징하기에 앞서서 각각의 기재연산을 실행하는 제어수단을 구비하는 것을 특징으로 하는 메모리.
  4. 제1항 또는 2항에 있어서, 메모리는 판독연산에 앞서서 각각의 기재 연산을 실행하는 제어수단을 구비하는 것을 특징으로 하는메모리.
  5. 제1항 또는 2하에 있어서, 각각의 반전기-NMOS-트랜지스터의 길이분의 너비비율(W/L)은 반전기-NMOS-트랜지스터의 채널에 연결된 채녈을 가진 억세스-트랜지스터의 길이부늬 너비 비율(W/L)보다 대략 2배 큰 것을 특징으로 하는 메모리.
  6. 제1항 또는 2항에 있어서, 상기 임계전압은 대략 1.3볼트보다 높은 것을 특징으로 하는 메모리.
  7. 행과 열로 배치된 복수의 정적 랜덤 억세스 메모리 셀을 구비하며, 상기 각각의 셀은 제1 및 제2CMOS 인버팅 증폭기 구조를 구비하며, 상기 구조는 크로스 결합되어, 동작에 있어서, 제1구조의 출력에서의 전위가 제2구조의 출력에서의 전위에 대해 포지티브가 되는 제1안정 상태 및 그 역이 되는 제2안정상태를 가지는 배열을 형성하며, 또다른 제1 및 제2n 채널 절연 게이트 전계효과 틀내지스터 구조르 구비하며, 여기서, 각 트랜지스터의 게이트 전극은 관련 행에 대한 셀 억세스 신호공급 도체에 접속되며, 트랜지스터의 채널은 제 1 및 제 2 증폭기 구조의 출력을 관련 열에 대한 제 1 및 제 2정보 신호 도체에 접속시키며, 상기 CMOS 구조는 상기 전원 도체 사이의 전위차를 유지하기 위해 전원 수단의 출력 접속된 전원 도체사이에접속되며, 셀 억세스 신호 공급 도체에 전위를 인가하는 동안에 주어진 전위로 정보 신호 도체를 충전시키는 수단을 구비하며, 상기 인가 전위는 다수의 비전도 셀의 n채널트랜지스터를 유지시키며, 포지티브 방향으로 선택된 셀 억세스 신호 공급 도체상의 전위를 변경시켜서 전도 상태에 대한 대응행의 셀의 또다른 n채널 구조를 절환시켜서, 제1 및 제2안정상태가 관련 행의각 셀에 동시에 존재하는 것을 나타내는 정보 신호 도체 전위를 인가한는 정적 랜덤 억세스 메모리에 있어서, 상기 전위차가 충분하여, 전도성 채널 양단에 직접 안가되면, 관련 트랜지스터 구조가 전도되는 동안에 관련 셀의 또다른 n채널 트랜지스터 구조 또는 관련 셀의 어느 증폭기 구조의 전도 n채널 트랜지스터 구조는 관련 트랜지스터 구조 및 상기 주어진 전위에 있어서 실질적인 열-전자 스트레스를 받게 되며, 각 셀의 증폭기 n채널 구조의 임계 전압과, 대응셀의 또다른 n채널 구조의 채널 콘덕턴스에 대한 각 셀의ㅣ 층폭기 n채널 구조으 채널 콘덕턴스의 비가 상기 각 n채널 구조에 대해, 실질적인 열-전자 스트레스가 관련 구조에서 발생되는 드레인-소스전극 및 게이트-소스 전압의 컴비네이션이 동작시자발적으로 발생되지 않게하는 것을 특징으로 하는 정적 랜덤 억세스 메모리 장치.
  8. 제7항에 있어서, 상기 전위차는 약 5볼트이며, 상기 주어진 전위는 공급도체의 더욱 네가티브한값에 대해 4볼트 이상이 되지 않으며, 증폭기 n채널 구조의 임계치 및 또다른 n채널 구조의 채널 콘덕턴스에 대한 증폭기 n채널 구종의 채널 콘덕턴스의비는 어는 증폭기 n-채널 구조의 게이트-소스전압도(T-.25) 전압을 초과되지 않게되며, 이때, 쌍안정 상태가 존재하며, 비전도 상태의 구조가 되며, 포지티브 방향으로의 변화가 셀 억세스 신호 공급 도체상에서 발생되며, 여기서 T는 관련 n-채널 구조의 임계치인 것을 특징으로 하는 정적 랜덤 억세스 메모리 장치.
  9. 행과 열로 배치된 복수으 정적 랜덤 억세스 메모리 셀을 구비하며, 상기 각각의 셀은 제1 및 제2 CMOS 인버팅 증폭기 구조를 구비하며, 상기 구조는 크로스 결합되어, 동작에 있어서, 제1구조의 출력에서의 전위가 제2구조의 출력에서의 전위에 대해 포지티브가 되는 제1안정 상태 및 그 역이 되는 제2안정상태를 가지는 배열을 형성하며, 또다른 제1 및 제2n채널 절연 게이트 전계효과 트랜지스터구조를 구비하며, 여기서, 각 트랜지스터의 게이트 전극은 관련 행에 대한 셀 억세스 신호 공급 도체에 접속되며, 트랜지스터의 채널은 제1 및 제2증폭기 구조의 출력을 관련 열에 대한 제1 및 제2 정보 신호 도체에 접속시키며, 상기 CMOS 구조는 상기 전원 도체 사이으 전위차를 유지하기 위해 전원 수단의 출력 접속된 전원 도체사이에 접속되며, 각각의 전위를 인가하기 위한 수단을 구비하며, 그중 한 전위는 주어진 행의 정보 신호 도체사의 전위보다 더욱 포지티브하며, 선택된 해의 셀 억게세스 도체 상의 전위를 포지티브 방향으로 변경시켜, 대응 행의 셀의 또다른 n채널을 전도상태로 절화　시켜, 선택된행 및 주어진 열에 배치되는 셀에 나타나는 안정 상태는 더욱 포지티브한 전위를 운송하는 주어진 행의 정보 신호 도체를 나타내는 정적 랜덤 억세스 메모리 장치에 있어서, 상기 수단은 정보 신호 도체상에 각각의 전위를 인가하기 전에 셀 억세스상의 포지티브 방향으로의 전위 변활르 이행하기 위해 배치되며, 상기 주어진 전위와 상기 각 전위의 더욱 포지티브한 값고, 각 셀의 증폭기 n-채널 구조의 임계전압과, 대응셀의 또다른 n-채널 구조의 채널 콘덕턴스에 대한 각 셀의 증폭기 n-채널 구조의 채널 콘덕턴스의 비가 상기 각 n태널 구조에 대해, 실질적인 열-전자 스트레스가 관련 구조에서 발생되는 드레인-소스 전극 및 게이트-소스 전압의 콤비네이션이 동작시 자발적으로 발생되지 않게하는 것을 특징으로 하는 정적 랜덤 억세스 메모리 장치.
  10. 제9항에 있어서, 상기 전위차는 약 5볼트이며, 상기 주어진 전위는 공급도체의 더욱 네가티브한 값에 대해 4볼트 이상이 되지 않으며, 증폭기 n 채널 구조의 임계치 및 또다른 n채널 구조의 채널 콘덕턴스에 대한 증폭기 n 채널 구조의 채널 콘덕턴스의 비는 어느 증폭기 n-채널 구조의 게이트-소스전압도(T-0.25) 전압을 초과되지 않게되며, 이때, 쌍안정 상태가 존재하며, 비전도 상태의 구조가 되며, 포지티브 방향으로의 변화가 셀 억세스 신호 공급 도체상에서 발생되며, 여기서 T는 관련 n-채널 구조의 임계치인 것을 특징으로 하는 정적 랜덤 억세스 메모리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0400184A1 (de) * 1989-05-31 1990-12-05 Siemens Aktiengesellschaft Integrierter Halbleiter-speicher vom Typ DRAM und Verfahren zu seinem Betrieb
JP2534786B2 (ja) * 1989-11-27 1996-09-18 株式会社東芝 半導体集積回路
US5311471A (en) * 1989-11-27 1994-05-10 Kabushiki Kaisha Toshiba Semiconductor memory device
NL8903033A (nl) * 1989-12-11 1991-07-01 Philips Nv Alfa-straling ongevoelige 6 transistor cmos geheugencel.
DE4210277C5 (de) * 1992-03-28 2009-02-26 Henkel Ag & Co. Kgaa Kleb- und Dichtstoff und dessen Verwendung
US6285580B1 (en) 1999-05-28 2001-09-04 Bae Systems Information Method and apparatus for hardening a static random access memory cell from single event upsets

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4150441A (en) * 1978-03-20 1979-04-17 Microtechnology Corporation Clocked static memory
US4451907A (en) * 1981-10-26 1984-05-29 Motorola, Inc. Pull-up circuit for a memory
US4623989A (en) * 1983-08-31 1986-11-18 Texas Instruments Incorporated Memory with p-channel cell access transistors
JPS61253695A (ja) * 1985-05-07 1986-11-11 Hitachi Ltd 半導体記憶装置
JPS639095A (ja) * 1986-06-30 1988-01-14 Toshiba Corp スタテイツク型半導体メモリ
US4760557A (en) * 1986-09-05 1988-07-26 General Electric Company Radiation hard memory cell circuit with high inverter impedance ratio

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Publication number Publication date
DE3850048D1 (de) 1994-07-14
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US5038326A (en) 1991-08-06
EP0317012A2 (en) 1989-05-24
GB2212681A (en) 1989-07-26
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EP0317012B1 (en) 1994-06-08

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