JPH023170A - スタティック・ランダム・アクセス・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はスタティック・ランダム・アクセス・メモリ・
セルの情報内容の検索方法に関するもので、 該セルは、第１増巾構造の出力における電位が第２増巾
構造の出力における電位に比較ししてプラス（＋）であ
るような第１安定状態とその逆の形の第２安定状態とを
動作中有している装置を形成すべく交差結合している第
１及び第２　ＣＭＯＳＭＯＳ反転道中構造、また、その
各々のゲート電極がセル・アクセス信号供給導体に接続
しそのチャネルは第１及び第２増巾構造の各々を第１及
び第２情報信号導体に接続する第１及び第２追加ｎチャ
ネル絶縁ゲート電界効果トランジスタ構造をもち、上記
ＣＭＯＳ構造の各々は相互間に電位差のある電源導体の
中間に接続され二おり、 上記方法において、セル・アクセス信号供給導体上に追
加ｎチャネル構造を非導電的に維持する電位が現存する
間に情報信号導体は一定の電位に充電され、然る後その
セル・アクセス信号供給導体上の電位はプラス（＋）方
向に変位して追加ｎチャネル構造を導電状態に切替え、
それによって上記第１及び第２安定状態のどちらが目下
現存するかを表す電位を情報信号導体に印加する。

本発明はまた、スタティック・ランダム・アクセス・メ
モリ・セルの中への情報の書込み方法に関するもので、 該セルは、第１増巾構造の出力における電位が第２増巾
構造の出力における電位に比較ししてプラス（＋）であ
るような第１安定状態とその逆の形の第２安定状態とを
動作中有している装置を形成すべく交差結合している第
１及び第２　ＣＭＯＳ反転増巾構造をもち、また、その
各々のゲート電極がセル・アクセス信号供給導体に接続
しそのチャネルは第１及び第２増巾構造の各々を第１及
び第２情報信号導体に接続する第１及び第２追加ｎチャ
ネル絶縁ゲート電界効果トランジスタ構造をもち、上記
ＣＭＯＳ構造の各々は相互間に電位差のある電源導体の
中間に接続されており、 上記方法において、セル・アクセス信号供給導体上に追
加ｎチャネル構造を非導電的に維持する電位が現存する
間に情報信号導体は一定の電位に充電され、然る後一方
が他方よりプラス（＋）であるそれぞれの電位が情報信
号導体に印加され、そのセル・アクセス供給導体上の電
位はプラス（＋）方向に変化して追加のｎチャネル構造
を導電状態に切替え、以てその後に現れる安定状態はど
ちらの情報信号導体がより多くプラス（＋）電位を運ぶ
かを表わす。

本発明は更にまた、上述の方法の少なくとも１つを実行
するスタティック・ランダム・アクセス・メモリ装置に
関するものである。

上述の方法を実行するスタティック・ランダム・アクセ
ス・メモリ装置は次の文献に開示されている： 題名　ｒＡ　４Ｏ−ｎｓ／１００ｐＦ　Ｌｏｗ−Ｐｏｗ
ｅｒ　Ｆｕｌｌ−ＣＭＯＳ２５６ｋ　（３２ｋ　Ｘ　８
）ＳＲＡＭ　Ｊ掲載誌ｒＩＥＥＥ　　ジャーナル・オブ
・ソリッドステート・サーキッツ、　Ｖｏｌ、５Ｃ−２
２，Ｎｏ、５゜１９８７年１０月」 著者　１ｆ、Ｃ，Ｈ，Ｇｕｂｅｌｓ、　Ｃ，Ｄ、Ｈａｒ
ｔｇｒｉｎｇ、　Ｒ，ＨＪ。

５ａｌｔｅｒｓ、　Ｊ、Ａ、Ｍ、Ｌａｍｍｅｒｔｓ、　
Ｍ、Ｊ、Ｔｏｏｈｅｒ。

Ｐ、Ｆ、Ｐ、Ｃ，Ｈｅｎ５．Ｊ、Ｊ、Ｊ、Ｂａ５ｔｉａ
ｅｎｓ、Ｊ、Ｍ。

Ｆ、ｖａｎ　　Ｄｉｊｋ、　　Ｍ、八、５ｐｒｏｋｅｌ
　　Ｊ　　。

この文献は高級スタティック・ランダム・アクセス・メ
モリ、（ＳＲＡＭ）装置を論じたもので、この装置は２
層アルミニウムの１．３μｍツインタブ（ｔｗｉｎ−ｔ
ｕｂ）　ＣＭＯＳ過程で構築されている。この既知の装
置では、各メモリ・セルは８×２５平方μｍの面積を占
め、セル・トランジスタのチャネル長は１．２μｍ　　
（ＮＭＯＳ）及び１．４μｍ　　（ＰＭＯＳ）である。

電源供給導体間の電位差は標準の５ボルトで、情報信号
導体へ充電される「一定の電位」も同じくこの値である
。典形的なアクセス・タイムは１００ｐＦの負荷で４０
ｎｓである。

今日の傾向は、メモリに対してより大きな蓄積容量をも
ってほしいという願望で、これは必然的にメモリ・セル
のサイズの縮小、それによって必要とされる多数のセル
を基板の合理的な面積中に収めたいという願望となる。

メモリ・セルのサイズを小さくすることは当然セルを構
成するトランジスタのサイズの縮小につながる。ところ
が、セル・トランジスタのチャネル長を縮小し、例えば
０．８μｍとして、一方動作条件は変えないままとする
と、重大な問題、いわゆる［ホット・エレクトロン・ス
トレス」がＮＭＯＳ　）ランジスタに生じ、セルの期待
寿命を劇的に小さくする。（ホット・エレクトロン・ス
トレス現象自体は既によく知られていることで、それは
ソース・ドレーン電界によりチャネル素材が衝撃でイオ
ン化するに十分なエネルギーにまで加速された関連トラ
ンジスタのチャネル中のチャージ・キャリアの結果であ
って、それによりチャネル素材の価電子帯エレクトロン
は導電帯へと励起される。この現象が起きるごとに余分
の導電エレクトロンとホールが生じ、それらがそれぞれ
ドレーンと基板へ流れ、ドレーン・ソース電流と基板電
流の増加をもたらす。もし衝撃イオン化により生じたチ
ャージ・キャリアが十分のエネルギーをもつならばトラ
ンジスタ・ゲートへのチャネル素材と絶縁素材の間のエ
ネルギー障壁を乗り越えることができる。−旦絶縁素材
中にキャリアがトラップされるようになると、絶縁中に
固定チャージが生じまた界面トラップが生じこれがさら
にトランジスタの特性を変えるようになる。）ホット・
エレクトロン・ストレスはセルに供給される電圧を適当
に減じるならば避けられることは明らかであるが、−船
釣なそのような電圧の減少はセルにアクセスするに要す
る時間をかなり増加させる。この不都合を緩和するのが
本発明の目的である。

本発明の第１の視点は、最初のバラグラフに挙げた方法
であって、その特徴として、上記の電位差は、もしそれ
が、関連するトランジスタ構造が導電的な間に、上記導
電的追加ｎチャネル・トランジスタ構造かどちらかの増
巾構造の導電的ｎチャネル・トランジスタ構造かのチャ
ネルを直接横切って与えられるならば、その結果として
、関連するトランジスタ構造内に多大のホット・エレク
トロン・ストレスをもたらし、また上記−定の電位及び
増巾ｎチャネル構造のしきい値電圧並びに増巾ｎチャネ
ル構造のチャネル・コンダクタンスの追加ｎチャネル構
造のチャネル・コンダクタンスに対する比が、上記各ｎ
チャネル構造に対して多大のホット・エレクトロン・ス
トレスを関連構造内に起すドレーン・ソース電圧とゲー
ト・ソース電圧の組合せは生じないように選ばれること
をもたらすのに十分である。

本発明の第２の視点は、２番目のパラグラフに挙げた方
法であって、その特徴として、上記の電位差は、もしそ
れが、関連するトランジスタ構造が導電的な間に、上記
導電的追加ｎチャネル・トランジスタ構造かどちらかの
増巾構造の導電的ｎチャネル・トランジスタ構造かのチ
ャネルを直接横切って与えられるならば、その結果とし
て、関連するトランジスタ構造内に多大のホット・エレ
クトロン・ストレスをもたらし、セル・アクセス供給導
体上の電位のプラス（＋）方向への変化が情報信号導体
上へのそれぞれの電位の印加に先立って行われることを
もたらし、また上記一定の電位と上記それぞれの電位の
うちよりプラス（＋）の方及び増巾ｎチャネル構造のし
きい値電圧並びに増巾ｎチャネル構造のチャネル・コン
ダクタンスの追加ｎチャネル構造のチャネル・コンダク
タンスに対する比が、上記各ｎチャネル構造に対して多
大のホット・エレクトロン・ストレスを関連構造内に起
すドレーン・ソース電圧とゲート・ソース電圧の組合せ
は生じないように選ばれることをもたらすのに十分であ
る。

（ここで用いる術語ｒ　ＣＭＯＳ　Ｊというのは、今日
普通に用いられているもので、結果的に、相補的トラン
ジスタ構造でそのトランジスタ・ゲート電極は非金属素
材、例えばポリシリコンでできているものを含むものと
理解されたい。） ある条件に適合するならば、セル・トランジスタ内の多
大のホット・エレクトロン・ストレスは、セル電源供給
導体間の電位差を、若しそれがセルの導電的ｎチャネル
・トランジスタのソース、ドレーン間に直接与えられた
としても関連トランジスタにそんなストレースを最早も
たらさない値にまで減じることなしに、避けられるとい
うことは今や明らかに認められた。そのような電位差の
縮小は上述のセル・アクセス・タイムの増加の主な理由
だから、結果として規模の増大が避けられる。

以上述べたようにまた以下論するように、上記の条件は
読出し操作においては、信号供給導体が追加ｎチャネル
・トランジスタの導通に先立ってチャージされる一定の
電位を適切に選ぶことと、増巾ｎチャネル構造のしきい
値電圧及びこれらの構造のチャネル・コンダクタンスと
追加ｎチャネル構造のチャネル・コンダクタンスとの比
を適切に選ぶ、ことを必然的にもたらす。更にまた実際
上は、ある与えられたセルへの書込み操作はそれに先立
って連係した条件下で当該セルの読出し操作をしておか
なけばならないので、情報信号導体上に印加されたそれ
ぞれの電位のうちよりプラス（＋）の方の適切な選択が
必然になる。

供給導体間の「標準」電位差が５ボルト上１０％とする
とき、多（の場合に「一定の電位」及び「それぞれの電
位」のうちよりプラス（＋）の方（もしあれば）は４ボ
ルト上１０％であり、そうすれば増巾ｎチャネル構造の
しきい値電圧及び増巾ｎチャネル構造のチャネル・コン
ダクタンスの追加ｎチャネル構造のチャネル・コンダク
タンスに対する比は、Ｔを関連するｎチャネル構造のし
きい値電圧とするとき、構造が非導電の二重安定状態が
存在し、セル・アクセス信号供給導体上にプラス（＋）
方向の変化が起きる場合においては、どの増巾ｎチャネ
ル構造のゲート・ソース電圧も（Ｔ−０，２５）ボルト
を超えないことが適切である、ということが既にわかっ
ている。実際には上記しきい値電圧及びチャネル・コン
ダクタンス比は、これらの環境下ではどの増巾ｎチャネ
ル構造のゲート・ソース電圧も（Ｔ−０，３）ボルトを
超えないのが好適である。

以下、本発明の実施例を添付図面を参照して説明する。

第１図では、スタティック・ランダム・アクセス・メモ
リ・セル１が第１及び第２　ＣＭＯＳ反転増巾構造２．
３及び４，５を有し、それらはそれぞれ交差結合してお
り、それにより第１構造の出力６の電位が第２構造の化
カフの電位に比較してプラス（＋）である第１安定状態
と、これとは逆の関係になる第２安定状態とをもつ配置
を形成する。

増巾構造は二重交差結合をなし、点線で示すダイオード
８，９がそれぞれｐチャネル・トランジスタ２とｎチャ
ネル・トランジスタ３の間及びｐチャネル・トランジス
タ４とｎチャネル・トランジスタ５の間にある。このダ
イオードは実行上はあってもよいが、なくてもよい。追
加ｎチャネル絶縁ゲート電界効果トランジスタ構造１０
及び１１のゲート電極はセル・アクセス・信号供給導体
１２に接続され、そのチャネルは第１及び第２情報信号
導体１３及び１４への出力６及び７に接続する。ＣＭＯ
Ｓ増巾構造２．３及び４．５は各々電源導体１５及び１
６に接続され、導体１６がアース電位なのに比較して導
体１５はプラス電位Ｖを運ぶ。

よく知られているように、セル１の情報内容を情報信号
導体すなわちビット・ライン１３及び１４上に読出すこ
とが求められたときは、セル・アクセス信号供給導体１
２にプラス電位が与えられ、追加又はアクセス・トラン
ジスタ１０及び１１を導電的になし、その結果のライン
１３．１４間の電位差の様子が現在どちらの二重安定状
態が存在するかを表すようになる。通常は、アクセス・
トランジスタ１０及び１１が導電的とされる前にライン
１３及び１４はプラス電位、例えば＋Ｖへ予めチャージ
され、この導通が生じたとき偶発的なセルへの書込み操
作を防止する。書込み操作が本当に必要なときには、適
当な異なる電位、例えば＋■とＯのそれぞれが求められ
る特定の二重安定状態のどちらに対応するかの相対標識
としてライン１３及び１４に印加され、プラス電位がラ
イン１２に与えられ、アクセス・トランジスタを導電的
とする、それによってセルは、もし未だこの状態でなか
ったら、このふされしい状態にセットされるのである。

上記の典形的な電圧が用いられ、■＝＋５ボルト±１０
％とすると、またセルのｎチャネル及びｐチャネル・ト
ランジスタのチャネル長が、前に引用した文献に記載の
セルと同様それぞれ１．２μｍ及１．４　μｍとすると
該セルは申し分なく動作する。けれども、もしこのチャ
ネル長、特にｎチャネル・トランジスタのそれがかなり
小さくて、例えば０．８μｍとすると、典形的な電圧■
＝＋５ボルト±１０％においては、ｎチャネル・トラン
ジスタに大きなホット・エレクトロン・ストレスが生じ
、それに伴ってその期待寿命が減少する。■の値を大き
なホット・エレクトロン・ストレスが生じないほど小さ
くすれば今度はセルのアクセス・タイムがかなり相当大
きくなる。併し、本発明の典形的実施例では、ｎチャネ
ル・トランジスタのチャネル長は０．８μｍに減じ、■
の値は＋５ボルトのままとするが、導体１３及び１４に
外部から与える最大プラス電圧は＋４ボルト±１０％に
制限し、またトランジスタ３，５のしきい値電圧及びト
ランジスタ３．５間のサイズ（チャネル・コンダクタン
ス）の比とトランジスタ１０．１１間のサイズの比を特
別の方法で選ぶようにする。この方法に関しては第２図
を参照して以下に述べる。このようにすると、ｎチャネ
ル・トランジスタの大きなホット・エレクトロン・スト
レスは、もし導体１５．１６間の電位差自体が減少すれ
ば生じるであろうセル・アクセス・タイムのかなり大き
な増大を伴わずに避けられることばわかっている。

第２図のダイアグラムは、特定のｎチャネル絶縁ゲート
電界効果トランジスタの「ホット・エレクトロン・セー
フコな動作領域に関し分っていることを示す。それは実
線１７の下の領域である。ドレーン・ソース電圧Ｖｄｓ
が縦軸に、ゲート・ソース電圧Ｖｇｓが横軸にプロット
されている。ドレーン・ソース電圧の可能な最大値は５
．５ボルト即ち５ボルト＋１０％と仮定しである。この
条件下で、ドレーン・ソース電圧が４．０ボルトに制限
されているときはゲート・ソース電圧がそのしきい値Ｔ
より上にあればトランジスタは「ホット・エレクトロン
・セーフ」なことがいずれ分るだろう（領域２０）。ま
た一方、ドレーン電圧が５．５ボルトのときはゲート・
ソース電圧がしきい値電圧Ｔより０．３ポルト低い値を
超えないときにのみ「ホット・エレクトロン・セーフ」
である（領域１９）。この２つの位置づけの中間に中間
過渡領域１８がある。

（実際には「ホット・エレクトロン・セーフ」であるか
否かの明確な分界線が引ける訳ではない。

例えば、ある種の環境下ではドレーン・ソース電圧が４
ボルトで「ホット・エレクトロン・ストレス」が許容し
難い規模に達する前にトランジスタのゲート・ソース電
圧をしきい値電圧Ｔの０．２５ボルト以内にまで増やす
ことも可能のことがある。

更にライン１７の右手の部分の４ボルトのレベルはある
環境下では許容範囲が１０％であってもよい。）従って
、第１図のセルのｎチャネル・トランジスタは第２図の
ダイアグラムに適合し、導体１５と１６間の電位差は５
．５ボルトであるときは、これらのトランスタの動作点
は、許容範囲、条件等が上記であれば線１７の下か少な
くとも線Ｉ７上にあることを確保しなければならない。

本発明に沿って、導体１３及び１４の最大プラス電圧が
適当に制限されトランジスタ３，５のしきい値電圧及び
これらのトランジスタのサイズとトランジスタ１０．１
１のサイズとの比が適当に選ばれるならば実際上これら
が実現することをこれから示そう。

まず初めに、第１図のセルの休止している（選ばれてい
ない）状態を考えよう、実例としてセルは、増巾器２，
３の出力６は増巾器４．５の化カフに比較してプラス（
＋）の安定状態にあると仮定しよう。休止状態ではライ
ン１２はアース電位で従ってトランジスタ１０及び１１
は切離されていて、交差結合された反転増巾器２，３と
４，５とは導体１３．１４からは隔離されている。以後
セル内の論理レベルはＣＭＯＳの論理レベル即ちＶｃｃ
とアースである。ｎチャネル・トランジスタ３．　５．
　ｔｏ、　ｔｔのしきい値電圧はすべて約１ボルトと仮
定するとトランジスタ１０．１１及び３は第２図の低Ｖ
ｇｓ？＋Ｍ域１９で動作し、トランジスタ５は低Ｖｄ５
ｊＪ域２０で動作する。

次に第１図のセルの読出し操作を考えよう。本発明では
、導体は４ボルトを超えないプラス電位に予め充電され
ており、ライン１２の電位はトランジスタ１０．１１が
切離されているような値を維持している。その後で、ラ
イン１２の電位をプラス方向に上昇させトランジスタ１
０．１１を導電的にする。

それからライン１３．１４は実際に＋４ボルトに予め充
電されていると仮定し、ライン１２の電位を＋Ｖへ向け
て上昇させるので電流がライン１４からトランジスタ１
１及び５を通って流れはじめる。これが化カフの電圧を
上昇させる。ｎチャネル・トランジスタの動作領域は次
のとおりである。トランジスタ５及び１０は第２図の低
Ｖｄｓ領域２０で動作し、トランジスタ１１も導体１４
の電圧が４ボルトに制限されているので同様である。ト
ランジスタ３は、化カフの電圧が（Ｔ−０，３）ボルト
を超えない（緩和が許されるときは（Ｔ−０，２５）ボ
ルト）とすれば低Ｖｇｓ領域１９で動作する。本発明に
よればトランジスタ１１．５のチャネル・コンダクタン
ス間の比及びトランジスタ３のしきい値電圧Ｔがこの要
求を満たすように選ばれ、トランジスタ１０゜３間のチ
ャネル・コンタクタンス間の比及びトランジスタ５のし
きい値電圧についても、これに対応する選択がなされる
。典形的には導体１３．１４の最大電圧が４ボルトでト
ランジスタ３，５のしきい値電圧Ｔが１．０ボルトであ
るならば、トランジスタ５，３のチャネル中はトランジ
スタ１０．１１のチャネル中のそれぞれ少なくとも２倍
に選ぶことができよう。

次に第１図のセルの書込み操作を考えよう。本発明では
上述の読出し操作をまず実行する、その後でライン１３
及び１４はそれぞれ相対的に低及び相対的に高とする（
セルの状態の変化が要求されると仮定して）、またライ
ン１２の電位はトランジスタ１０と１２が導電的なもの
とする。論理的にはトランジスタ１０のドレーン・ソー
ス電圧はこの環境下で４ボルトを超えることは可能であ
るが、実際上はこういうことはない、というのは出力６
のＲＣ時間常数はライン１３のＲＣ時間常数より十分小
さく、出力６上の電位はトランジスタ２及び１０のチャ
ネル・コンダクタンス間の比により定まるライン１３上
のそれに従うからである。出力６の電圧が減少している
間に化カフの電圧は増加し、その結果トランジスタ３は
第２図の低ＶｇｓＴｉｉ域１９から低Ｖｄｓ領域２０へ
移動する。トランジスタ５も同様に低Ｖｄｓ領域から低
Ｖｇｓ領域へ移動する。領域１９．２０間のこれらの移
動は急激なものではない。読出し操作のところで説明し
たように、トランジスタ５に対してはそれが導電的なと
き出力６の電圧は（Ｔ−０，３）ボルトを超えることが
できず、トランジスタ３に対してはそれが導電的なとき
化カフの電圧は（Ｔ−０，３）ボルトを超えることがで
きないように配置しであるのだから上記の移動は第２図
の中間領域１８を経由して行くのである。

第１図及び第２図にみられるように複数のセルが行と列
に配列されてセルのマトリックスを形成することもでき
、個々のセル又はそのグループは随意に選択されて、適
当なアドレス信号及び制御信号を受ければそれに応じて
読出しまたは書込みをすることができる。第３図は１行
ｍ列の配列を示す。各行はそれぞれ単一のセル・アクセ
ス信号供給導体 １２．１　−−−、１２．ｍ をもち、各列はそれぞれ単一な情報信号導体対１３．１
，１４．１　ｉ　−−−；　１３．ｍ、　１４．ｍをも
つ。セル・アクセス信号供給導体はアドレス復号器２１
のそれぞれの出力 ＡＩ、　−−−、Ａｎ に、それぞれの（電子）スイッチ ２２．１＋　−−−−２２，ｎ 経由でつながれている。各セル １．１１＋　−−−、１，ｍ　ｎ の電源供給導体１５及び１６は電源２３の適当な出力か
ら５ボルトを給されている。情報信号導体１３．１４の
各対の導体はそれぞれ二重切替スイッチ２４．１　−−
−　２４．ｍ の対応する入力に接続される。このスイッチの片方のポ
ジションでは、導体は電源２３の４ボルト出力につなが
れており、もう一方のポジションではそれぞれ二重スイ
ッチ ２５．１．−−−、２５．ｍ を経由して大力バッファ２６のそれぞれの差分出力及び
出力バッファ２７のそれぞれの差分入力につながれてい
る。バッファ２６及び２７は電源２３からそれぞれ４ボ
ルト及び５ボルトを与えられている。制御器２８は出力
Ｃ，Ｄ、Ｅ及びＦをもち、それらはスイッチ２４の制御
入力、スイッチ２２の制御入力、バッファ２６の出力可
能化入力及びバッファ２７の出力可能化入力にそれぞれ
接続している。

休止状態ではスイッチは図示のポジションにある。セル
・アクセス動作が要求されると適当なアドレスが復号器
２１の入力２９に供給され、それに応じて復号器はその
出力Ａｌｔ　−−−＋　Ａｎのうちの選ばれた１つと出
力Ｂｌ、　−−−、Ｂｎのうちの選ばれた１つとの上に
＋５ボルトを生起し、この後者が対応する二重スイッチ
２５を閉じる。残りのＡ及びＢの出力はＯボルトのまま
である。要求された動作が読出し操作ならば制御器２８
の読出し制御入力３０にも信号が与えられる。これに応
じて制御器２８はまずその出力Ｃにパルスを生起し、ス
イッチ２４を切替える、そのすぐ後でこのパルスがまだ
存在する間に併発パルスを出力り及び已に生起しスイッ
チ２２を閉じると共に出力バッファ２７を可能化する。

これに対して要求された動作が書込み操作ならば制御器
２８の書込み制御人力３１に信号が与えられる。

これに応じて制御器２８はまずその出力Ｃにパルスを生
起しスイッチ２４を切替える。そのすぐ後でＣ上のパル
スがまだ存在している間に２８は出力り上にパルスを生
起しスイッチ２２を閉じる。そのまたすぐ後で出力Ｃ及
びＤ上にパルスがまた存在する間に２８は出力Ｅ上にパ
ルスを生起し大力バッファ２６の出力を可能化する。電
源は入力バッファ２６に４ボルトのレベルで与えられる
のだからこのバッファが情報信号導体１３．１４に与え
る電圧はこのレベルを超えることができないことに注意
されたい。

情報信号導体１３．１４に与えられる最大プラス電圧に
対して選ばれる制限がメモリ・セルに使われるｎチャネ
ル・トランジスタの特性に依存し、この制限が今度はセ
ルＣＭＯＳ増巾器に含まれるｎチャネル・トランジスタ
３及び５のしきい値電圧と共に、このトランジスタ３，
５のサイズが関連するトランジスタ１０．１１のサイズ
に対する最小比を決定することは明白である。

本発明のこの開示に関しては当業者にとって容易に到達
できるさまざまな変形がある。

【図面の簡単な説明】

第１図はスタティック・ランダム・アクセス・メモリ・
セルの概略回路図である。 第２図はｎチャネル絶縁ゲート電界効果トランジスタ構
造の特定の構築に対して「ホット・エレクトロン・セー
フ」動作領域を示すグイグツラムである。 第３図は第１図に示すセルを含むスタティック・ランダ
ム・アクセス・メモリ装置の概略回路図である。 １・・・スタティック・ランダム・アクセス・メモリ・
　セル ２．４・・・ｐチャネル・トランジスタ３．５・・・ｎ
チャネル・トランジスタ８．９・・・ダイオード １０、１１・・・ｎチャネル・トランジスタ１５、１６
・・・電源導体 （訂正） 明 細 書 １、発明の名称 スタティック・ランダム・アク

Claims (1)

1. 【特許請求の範囲】 １、スタティック・ランダム・アクセス・メモリ・セル
   の情報内容の検索方法で、 該セルは、第１増巾構造の出力における電 位が第２増巾構造の出力における電位に比較ししてプラ
   ス（＋）であるような第１安定状態とその逆の形の第２
   安定状態とを動作中有している装置を形成すべく交差結
   合している第１及び第２ＣＭＯＳ反転増巾構造をもち、
   また、その各々のゲート電極がセル・アクセス信号供給
   導体に接続しそのチャネルは第１及び第２増巾構造の各
   々を第１及び第２情報信号導体に接続する第１及び第２
   追加ｎチャネル絶縁ゲート電界効果トランジスタ構造を
   もち、上記ＣＭＯＳ構造の各々は相互間に電位差のある
   電源導体の中間に接続されており、 上記方法において、セル・アクセス信号供 給導体上に追加ｎチャネル構造を非導電的に維持する電
   位が現存する間に情報信号導体は一定の電位に充電され
   、然る後そのセル・アクセス信号供給導体上の電位はプ
   ラス（＋）方向に変化して追加ｎチャネル構造を導電状
   態に切替え、それによって上記第１及び第２安定状態の
   どちらが目下現存するかを表す電位を情報信号導体に印
   加してなる検索方法であって、 上記の電位差は、もしそれが、関連するト ランジスタ構造が導電的な間に、上記導電的追加ｎチャ
   ネル・トランジスタ構造かどちらかの増巾構造の導電的
   ｎチャネル・トランジスタ構造かのチャネルを直接横切
   って与えられるならば、その結果として、 関連するトランジスタ構造内に多大のホッ ト・エレクトロン・ストレスをもたらし、また上記一定
   の電位及び増巾ｎチャネル構造のしきい値電圧並びに増
   巾ｎチャネル構造のチャネル・コンダクタンスの追加ｎ
   チャネル構造のチャネル・コンダクタンスに対する比が
   、上記各ｎチャネル構造に対して多大のホット・エレク
   トロン・ストレスを関連構造内に起すドレーン・ソース
   電圧とゲート・ソース電圧の組合せは生じないように選
   ばれることをもたらすのに十分であることを特徴とする
   スタティック・ランダム・アクセス・メモリ検索方法。 ２、上記電位差が約５ボルトであり、上記一定の電位が
   供給導体のうちよりマイナス（−）の方に比較して約＋
   ４ボルト以上であり、かつ Ｔを関連するｎチャネル構造のしきい値電 圧とするとき、構造が非導電の二重安定状態が存在し、
   セル・アクセス信号供給導体上の電位にプラス（＋）方
   向の変化が起きる場合において、増巾ｎチャネル構造の
   しきい値電圧及び増巾ｎチャネル構造のチャネル・コン
   ダクタンスの追加ｎチャネル構造のチャネル・コンダク
   タンスに対する比が、どの増巾ｎチャネル構造のゲート
   ・ソース電圧も（Ｔ−０．２５）ボルトを超えないよう
   になしたことを特徴とする請求項１に記載のスタティッ
   ク・ランダム・アクセス・メモリ検索方法。 ３、上記のしきい値及び比が、指定された環境下では、
   どの増巾ｎチャネル構造のゲート・ソース電圧も（Ｔ−
   ０．３）ボルトを超えないようになしたことを特徴とす
   る請求項２に記載のスタティック・ランダム・アクセス
   ・メモリ検索方法。 ４、スタティック・ランダム・アクセス・メモリ・セル
   の中への情報書込み方法で、 該セルは、第１増巾構造の出力における電 位が第２増巾構造の出力における電位に比較ししてプラ
   ス（＋）であるような第１安定状態とその逆の形の第２
   安定状態とを動作中有している装置を形成すべく交差結
   合している第１及び第２ＣＭＯＳ反転増巾構造をもち、
   また、その各々のゲート電極がセル・アクセス信号供給
   導体に接続しそのチャネルは第１及び第２増巾構造の各
   々を第１及び第２情報信号導体に接続する第１及び第２
   追加ｎチャネル絶縁ゲート電界効果トランジスタ構造を
   もち、上記ＣＭＯＳ構造の各々は相互間に電位差のある
   電源導体の中間に接続されており、 上記方法において、セル・アクセス信号供 給導体上に追加ｎチャネル構造を非導電的に維持する電
   位が現存する間に情報信号導体は一定の電位に充電され
   、然る後一方が他方よりプラス（＋）であるそれぞれの
   電位が情報信号導体に印加され、そのセル・アクセス供
   給導体上の電位はプラス（＋）方向に変化して追加のｎ
   チャネル構造を導電状態に切替え、以てその後に現れる
   安定状態はどちらの情報信号導体がより多くプラス（＋
   ）電位を運ぶかを表わしてなる書込み方法であって、 上記の電位差は、もしそれが、関連するト ランジスタ構造が導電的な間に、上記導電的追加ｎチャ
   ネル・トランジスタ構造かどちらかの増巾構造の導電的
   ｎチャネル・トランジスタ構造かのチャネルを直接横切
   って与えられるならば、その結果として、 関連するトランジスタ構造内に多大のホッ ト・エレクトロン・ストレスをもたらし、セル・アクセ
   ス供給導体上の電位のプラス（＋）方向への変化が情報
   信号導体上へのそれぞれの電位の印加に先立って行われ
   ることをもたらし、また上記一定の電位と上記それぞれ
   の電位のうちよりプラス（＋）の方及び増巾ｎチャネル
   構造のしきい値電圧並びに増巾ｎチャネル構造のチャネ
   ル・コンダクタンスの追加ｎチャネル構造のチャネル・
   コンダクタンスに対する比が、上記各ｎチャネル構造に
   対して多大のホット・エレクトロン・ストレスを関連構
   造内に起すドレーン・ソース電圧とゲート・ソース電圧
   の組合せは生じないように選ばれることをもたらすのに
   十分であることを特徴とするスタティック・ランダム・
   アクセス・メモリ書込み方法。 ５、上記電位差が約５ボルトであり、上記一定の電位お
   よび上記それぞれの電位のうちよりプラス（＋）のもの
   が供給導体のうちよりマイナス（−）の方に比較して約
   ＋４ボルト以上であり、かつ Ｔを関連するｎチャネル構造のしきい値電 圧とするとき、構造が非導電の二重安定状態が存在し、
   セル・アクセス信号供給導体上の電位にプラス（＋）方
   向の変化が起きる場合において、増巾ｎチャネル構造の
   しきい値電圧及び増巾ｎチャネル構造のチャネル・コン
   ダクタンスの追加ｎチャネル構造のチャネル・コンダク
   タンスに対する比が、どの増巾ｎチャネル構造のゲート
   ・ソース電圧も（Ｔ−０．２５）ボルトを超えないよう
   になしたことを特徴とする請求項４に記載のスタティッ
   ク・ランダム・アクセス・メモリ書込み方法。 ６、上記のしきい値及び比が、指定された環境下では、
   どの増巾ｎチャネル構造のゲート・ソース電圧も（Ｔ−
   ０．３）ボルトを超えないようになしたことを特徴とす
   る請求項５に記載のスタティック・ランダム・アクセス
   ・メモリ書込み方法。 ７、複数のスタティック・ランダム・アクセス・メモリ
   ・セルを行と列とに配置してもつスタティック・ランダ
   ム・アクセス・メモリ装置で、 該セルの各々は、第１増巾構造の出力にお ける電位が第２増巾構造の出力における電位に比較しし
   てプラス（＋）であるような第１安定状態とその逆の形
   の第２安定状態とを動作中有している装置を形成すべく
   交差結合している第１及び第２ＣＭＯＳ反転増巾構造を
   もち、また、その各々のゲート電極が関連する行に対す
   るセル・アクセス信号供給導体に接続しそのチャネルは
   第１及び第２増巾構造の各々を関連する列に対する第１
   及び第２情報信号導体に接続する第１及び第２追加ｎチ
   ャネル絶縁ゲート電界効果トランジスタ構造をもち、上
   記ＣＭＯＳ構造の各々は電源導体間の電位差を維持する
   ため電源供給手段の出力に接続されている電源導体の中
   間に接続されており、セル・アクセス信号供給導体上に
   種々のセ ルの追加ｎチャネル・トランジスタを非導電的に維持す
   るような電位を印加している間に情報信号導体を一定の
   電位に充電し、選ばれたセル・アクセス信号供給導体上
   の電位をプラス（＋）方向に変化させて対応する行のセ
   ルの追加ｎチャネル構造を導電状態に切替え、それによ
   って第１及び第２安定状態のどちらが目下対応する列の
   各セルに現存するかを表す電位を情報信号導体に印加す
   る手段をもってなるスタティック・ランダム・アクセス
   ・メモリ装置であって、 上記の電位差は、もしそれが、関連するト ランジスタ構造が導電的な間に、関連するセルの上記導
   電的追加ｎチャネル・トランジスタ構造か関連するセル
   のどちらかの増巾構造の導電的ｎチャネル・トランジス
   タ構造かのチャネルを直接横切って与えられるならば、
   その結果として、 関連するトランジスタ構造内に多大のホッ ト・エレクトロン・ストレスをもたらし、また上記一定
   の電位及び各セルの増巾ｎチャネル構造のしきい値電圧
   並びに各セルの増巾ｎチャネル構造のチャネル・コンダ
   クタンスと対応するセルの追加ｎチャネル構造のチャネ
   ル・コンダクタンスとの比が、上記各ｎチャネル構造に
   対して多大のホット・エレクトロン・ストレスを関連構
   造内に起すドレーン・ソース電圧とゲート・ソース電圧
   の組合せは生じないようにすることをもたらすのに十分
   であることを特徴とするスタティック・ランダム・アク
   セス・メモリ装置。 ８、上記電位差が約５ボルトであり、上記一定の電位が
   供給導体のうちよりマイナス（−）の方に比較して約＋
   ４ボルト以上であり、かつ Ｔを関連するｎチャネル構造のしきい値電 圧とするとき、構造が非導電の二重安定状態が関連する
   セル中に存在し、関連するセル・アクセス信号供給導体
   上の電位にプラス（＋）方向の変化が起きる場合におい
   て、各セルの増巾ｎチャネル構造のしきい値電圧及び各
   セルの増巾ｎチャネル構造のチャネル・コンダクタンス
   と対応するセルの追加ｎチャネル構造のチャネル・コン
   ダクタンスとの比が、どのセルの増巾ｎチャネル構造の
   ゲート・ソース電圧も動作中（Ｔ−０．２５）ボルトを
   超えないようになしたことを特徴とする請求項７に記載
   のスタティック・ランダム・アクセス・メモリ装置。 ９、上記のしきい値及び各セルに関するチャネル・コン
   ダクタンス比が、指定された環境下では、どの対応する
   セルの増巾ｎチャネル構造のゲート・ソース電圧も（Ｔ
   −０．３）ボルトを超えないようになしたことを特徴と
   する請求項８に記載のスタティック・ランダム・アクセ
   ス・メモリ装置。 １０、複数のスタティック・ランダム・アクセス・メモ
   リ・セルを行と列とに配置してもつスタティック・ラン
   ダム・アクセス・メモリ装置で、 該セルの各々は、第１増巾構造の出力にお ける電位が第２増巾構造の出力における電位に比較しし
   てプラス（＋）であるような第１安定状態とその逆の形
   の第２安定状態とを動作中有している装置を形成すべく
   交差結合している第１及び第２ＣＭＯＳ反転増巾構造を
   もち、また、その各々のゲート電極が関連する行に対す
   るセル・アクセス信号供給導体に接続しそのチャネルは
   第１及び第２増巾構造の各々を関連する列に対する第１
   及び第２情報信号導体に接続する第１及び第２追加ｎチ
   ャネル絶縁ゲート電界効果トランジスタ構造をもち、上
   記ＣＭＯＳ構造の各々は電源導体間の電位差を維持する
   ため電源供給手段の出力に接続されている電源導体の中
   間に接続されており、与えられた列の情報信号導体上に
   一方が他 方よりもプラス（＋）であるそれぞれの電位を印加し、
   また選ばれた行のセル・アクセス導体上の電位をプラス
   （＋）方向に変化させて対応する行のセルの追加ｎチャ
   ネル構造を導電状態に切替え選ばれた行と与えられた列
   に位置するセル中にその後に現れる安定状態が与えられ
   た列のどの情報信号導体がより多くプラス（＋）電位を
   選ぶかを表す手段をもってなるスタティック・ランダム
   ・アクセス・メモリ装置であって、 上記の電位差は、もしそれが、関連するト ランジスタ構造が導電的な間に、関連するセルの上記導
   電的追加ｎチャネル・トランジスタ構造か関連するセル
   のどちらかの増巾構造の導電的ｎチャネル・トランジス
   タ構造かのチャネルを直接横切って与えられるならば、
   その結果として、 関連するトランジスタ構造内に多大のホッ ト・エレクトロン・ストレスをもたらし、セル・アクセ
   ス導体上の電位のプラス（＋）方向への変化を情報信号
   導体上への上記のそれぞれの電位の印加に先立って行う
   ために設けた上記の手段をもたらし、また上記一定の電
   位と上記それぞれの電位のうちよりプラス （＋）の方及び各セルの増巾ｎチャネル構造のしきい値
   電圧並びに各セルの増巾ｎチャネル構造のチャネル・コ
   ンダクタンスと対応するセルの追加ｎチャネル構造のチ
   ャネル・コンダクタンスとの比が、上記各ｎチャネル構
   造に対して多大のホット・エレクトロン・ストレスを関
   連構造内に起すドレーン・ソース電圧とゲート・ソース
   電圧の組合せは動作中には生じないようにすることをも
   たらすのに十分であることを特徴とするスタティック・
   ランダム・アクセス・メモリ装置。 １１、上記電位差が約５ボルトであり、上記一定の電位
   が供給導体のうちよりマイナス（−）の方に比較して約
   ＋４ボルト以上であり、かつ Ｔを関連するｎチャネル構造のしきい値電 圧とするとき、構造が非導電の二重安定状態が関連する
   セル中に存在し、関連するセル・アクセス信号供給導体
   上の電位にプラス（＋）方向の変化が起きる場合におい
   て、各セルの増巾ｎチャネル構造のしきい値電圧及び各
   セルの増巾ｎチャネル構造のチャネル・コンダクタンス
   と対応するセルの追加ｎチャネル構造のチャネル・コン
   ダクタンスとの比が、どのセルの増巾ｎチャネル構造の
   ゲート・ソース電圧も動作中（Ｔ−０．２５）ボルトを
   超えないようになしたことを特徴とする請求項１０に記
   載のスタティック・ランダム・アクセス・メモリ装置。 １２、上記のしきい値及び各セルに関するチャネル・コ
   ンダクタンス比が、指定された環境下では、どの対応す
   るセルの増巾ｎチャネル構造のゲート・ソース電圧も（
   Ｔ−０．３）ボルトを超えないようになしたことを特徴
   とする請求項１１に記載のスタティック・ランダム・ア
   クセス・メモリ装置。