KR0171045B1 - 고속 부트 스트랩 회로 - Google Patents

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KR0171045B1
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문정환
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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

고속 부트 스트랩 회로
제1도는 종래의 기술에 의한 부트 스트랩 회로도.
제2도는 본 발명에 의한 고속 부트 스트랩 회로도.
* 도면의 주요부분에 대한 부호의 설명
1,1' : 디코더인에이블신호 2-6,2'-6' : 프리디코더출력
7-20,7'20' : 트랜지스터 21-26,21'-26' : 노드
27 : 지연회로 C1-C3,C1'-C3' : 기생 커패시턴스
C4-C6,C4'-C6' : 커패시터 BL,BL' : 비트선
WL,WL' : 워드선 CB,CB' : 메모리셀
본 발명은 부트 스트랩(Boot strap) 회로에 관한 것으로, 특히 고속의 응답특성을 필요로 하는 DRAM(Dynamic RAM)의 워드선 구동에 적당하도록 한 고속 부트 스트랩 회로에 관한 것이다.
일반적으로 워드선 구동회로로서는 부트 스트랩 회로를 이용하는데, 이것은 데이터 저장시 워드선 전압을 충분히 끌어 올려 저장하기 위한 것으로서, 부트 스트랩 회로의 응답 시간이 빠를수록 메모리칩의 억세스타임(access time)이 빠르게 된다.
상기 부트 스트랩 회로로서 종래에는 제1도에 도시된 바와 같이, 디코더 인에이블 신호(1)가 인가되는 PMOS 트랜지스터(7)는 프리디코더출력(2-6)이 인가되는 nMOS 트랜지스터(8-12)와 직렬 연결되고 PMOS 트랜지스터(7)와 nMOS 트랜지스터(8)의 접속점으로부터의 출력은 PMOS 트랜지스터(13)와 연결되어 nMOS 트랜지스터(18)의 게이트에 인가되며, 또한 두 개의 트랜지스터(14,15)로 구성된 인버터의 입력이 되고, 한 개의 PMOS(14)와 한 개의 nMOS(15)로 구성된 인버터의 출력은 상기 PMOS 트랜지스터(13)의 게이트에 인가되는 동시에 nMOS 트랜지스터(16)을 거쳐 nMOS 트랜지스터(17)의 게이트에 인가되고, nMOS 트랜지스터(16-18)로 구성된 부트 스트랩 회로의 두 트랜지스터(17,18)에 의한 출력전압이 nMOS 트랜지스터(19,20)와 커패시터(C5,C6)로 구성되어지는 메모리셀(CB)에 인가되어지는 구성으로 되어 있으며, 상기 구성의 동작 상태를 살펴보면 다음과 같다.
제1도에서 프리디코더 출력(2-6)이 모두 하이가 되어 nMOS 트랜지스터(8,12)가 동작하게 되고, 디코더인에이블신호(1)가 하이에서 로우가 되면 PMOS 트랜지스터(7) 또한 동작하게 된다.
이때 노드(21)는 로우가 되어 nMOS 트랜지스터(18)는 오프가 되며, 두 개의 트랜지스터(14,15)로 구성된 인버터의 출력은 하이가 되어 PMOS 트랜지스터(13)는 오프가 되고 노드(23)가 하이이므로 노드(24)에는 5[V]에서 nMOS 트랜지스터(16)의 문턱전압(VT)만큼 전압강하가 생긴 5-VT의 전압이 된다.
이후 nMOS 트랜지스터(18)는 오프 상태이고 노드(25)가 O[V]에서 5[V]만큼 상승하면 노드(24)의 전압은 8[V]까지 상승하고 노드(25)가 5[V]까지 상승하게 되며, 노드(25)가 다시 8[V]까지 상승하면 노드(24)의 전압은 12[V]까지 상승하고 노드(26)가 8[V]까지 상승하여 메모리 셀(CB)의 nMOS 트랜지스터(19,20)를 구동하게 된다.
그러나 상기와 같은 종래의 기술에 있어서는 노드(24)가 5-VT의 전압이 인가된 후, 부트 스트랩이 시작될 때 노드(23)가 5[V]이므로 트랜지스터(16)에 채널이 형성되어 있는 상태이므로 노드(25)가 O[V]에서 5[V]로 올라갈 때 노드(24)에 걸리는 기생캐패시턴스는 기생캐패시턴스(C1,C2)를 합한 값이 되어 노드(24)가 부트 스트랩되어 8[V]까지 상승하는데 걸리는 시간이 길어지게 되고 워드선(WL)에 걸리는 전압 상승시간도 길어지게 된다.
부트 스트랩은 노드(25)와 노드(24) 사이의 기생캐패시턴스(C3)는 크고 노드(24)와 다른 노드 사이에 걸리는 기생캐패시턴스가 적을수록 빨리 일어난다.
따라서 종래의 기술에 의한 부트 스트랩 회로는 응답시간이 길게 되어 워드선의 전압 상승시간이 길어져 메모리칩의 억세스타임이 빠르지 못한 단점이 있었다.
본 발명은 상기와 같은 단점을 보완하기 위한 것으로서 그의 연결구성을 살펴보면 다음과 같다.
제2도에서 디코더인에이블신호(1)는 지연회로(27)를 거쳐 nMOS 트랜지스터(16')의 게이트에 인가됨과 동시에 PMOS 트랜지스터(7')의 게이트에 인가되고, 디코더 인에이블신호(1')가 인가되는 상기 PMOS 트랜지스터(7')는 프리디코더 출력(2'-6')이 인가되는 nMOS 트랜지스터(8'-12')와 직렬 연결되고, 상기 트랜지스터(7',8')의 접속점으로부터의 출력은 PMOS 트랜지스터(13')와 연결되어 nMOS 트랜지스터(18')의 게이트 및 트랜지스터(14',15')로 구성된 인버터의 입력이 되고, 상기 두 트랜지스터(14'-15')로 구성된 인버터의 출력은 상기 PMOS 트랜지스터(13')의 게이트에 인가되는 동시에 nMOS 트랜지스터(16')을 거쳐 nMOS 트랜지스터(17')의 게이트에 인가되고 nMOS 트랜지스터(16'-18')로 구성된 부트 스트랩 회로의 두 트랜지스터(17',18')에 의한 출력전압이 nMOS 트랜지스터(19',20')와 캐패시터(C5',C6')로 구성되어지는 메모리셀(CB')에 인가되어지는 구성으로 본 발명에 따른 상기 회로 구성의 동작상태 및 작용효과를 첨부도면에 따라 상세히 설명하면 다음과 같다.
제2도에서 프리디코더 출력(2'-6')이 모두 하이가 되어 nMOS 트랜지스터(8'-12')가 동작하게 되고, 디코더인에이블신호(1')가 하이에서 로우가 되면 PMOS 트랜지스터(7') 또한 동작하게 되어 노드(21')에는 로우가 인가되어 nMOS 트랜지스터(18')는 오프가 되고 두 개의 트랜지스터(14',15')로 구성된 인버터의 출력은 하이가 된다.
이때 디코더인에이블신호(1')가 하이에서 로우로 변했지만 지연회로(27)에서 로우 신호를 지연시켜 트랜지스터(16')는 온상태를 유지하고 인버터의 출력이 하이가 되면 트랜지스터(13')는 오프되고 트랜지스터(17')의 베이스에는 5V에서 트랜지스터(16')의 문턱전압(VT)만큼의 전압강하가 생긴 5-VT의 전압이 인가된다.
이후 트랜지스터(18')는 노드(21')가 로우 상태이므로 오프 상태이고 지연 회로(27)에서 지연된 로우 신호를 트랜지스터(16')에 인가하여 트랜지스터(16')를 오프시키고 노드(25')가 O[V]에서 5[V]만큼 상승하면 노드(24')의 전압이 8[V]까지 상승하여 노드(26')가 5[V]까지 상승하게 되며, 노드(25')가 다시 8[V]까지 상승하면 노드(24')까지의 전압은 12[V]까지 상승하게 되어 노드(26')가 8[V]까지 상승하여 메모리셀(CB')의 트랜지스터(19',20')를 구동하게 된다.
이와 같이 본 발명에 따른 고속 부트 스트랩 회로는 부트 스트랩이 시작될 때 지연회로(27)에서 지연된 디코더인에이블 신호(1')로써 트랜지스터(10')을 오프시키므로 트랜지스터(14',15')로 구성된 인버터의 출력단에 생기는 기생 캐패시턴스(C1')를 노드(24')로부터 분리시켜 노드(25')의 인가 전압에 따른 노드(24')의 전압 상승속도가 빠르게 되어 워드선(WL')의 노드(26')에 인가되는 전압상승 속도도 빠르게 된다.
따라서 본 발명에 따른 고속 부트 스트랩회로는 디코더 인에이블신호(1')에 따른 워드선(WL')의 전압 상승속도가 빠르므로 메모리셀(CB')의 억세스타임이 빨라지는 효과를 갖게 된다.

Claims (5)

  1. 디코더 인에이블신호를 인가 받아 동작하는 제1스위치; 상기 제1스위치의 일단에 연결되어 프리디코더 신호를 출력하는 제2스위치; 상기 프리디코더 신호를 입력으로 하는 인버터; 상기 인버터의 출력을 스위칭하는 제3스위치; 상기 제3스위치에 의하여 출력되는 상기 인버터의 출력을 입력으로 하는 제4스위치; 상기 제4스위치의 출력과 일단을 공유하며 메모리셀의 워드라인에 연결된 제5스위치; 그리고 상기 디코더 인에이블신호를 지연시켜 상기 제3스위치의 입력단에 연결하는 지연부를 포함하여 구성되는 것을 특징으로 하는 고속 부트 스트랩 회로.
  2. 제1항에 있어서, 상기 제1 내지 제5스위치는 트랜지스터로 구성되는 것을 특징으로 하는 고속 부트 스트랩 회로.
  3. 제2항에 있어서, 상기 제1스위치는 pMOS 트랜지스터, 상기 제2 내지 제5스위치는 nMOS 트랜지스터로 구성되는 것을 특징으로 하는 고속 부트 스트랩 회로.
  4. 제1항에 있어서, 상기 제5스위치의 입력단은 상기 디코더 인에이블신호에 연결된 것을 특징으로 하는 고속 부트 스트랩 회로.
  5. 제1항에 있어서, 상기 제4스위치의 일단이 전압 상승할 때 상기 제3스위치는 오프되는 것을 특징으로 하는 고속 부트 스트랩 회로.
KR1019890002406A 1988-03-01 1989-02-28 고속 부트 스트랩 회로 KR0171045B1 (ko)

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