KR970003888A - 반도체 리이드 프레임 및 이를 이용한 반도체 소자의 패키징방법 - Google Patents

반도체 리이드 프레임 및 이를 이용한 반도체 소자의 패키징방법 Download PDF

Info

Publication number
KR970003888A
KR970003888A KR1019950015735A KR19950015735A KR970003888A KR 970003888 A KR970003888 A KR 970003888A KR 1019950015735 A KR1019950015735 A KR 1019950015735A KR 19950015735 A KR19950015735 A KR 19950015735A KR 970003888 A KR970003888 A KR 970003888A
Authority
KR
South Korea
Prior art keywords
lead frame
semiconductor
semiconductor chip
tie bar
lead
Prior art date
Application number
KR1019950015735A
Other languages
English (en)
Other versions
KR0145839B1 (ko
Inventor
김동국
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950015735A priority Critical patent/KR0145839B1/ko
Publication of KR970003888A publication Critical patent/KR970003888A/ko
Application granted granted Critical
Publication of KR0145839B1 publication Critical patent/KR0145839B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

발명은 반도체 리이드 프레임 패드가 배제된 리이드 프레임의 대각선 방향으로 길게 타이바에 반도체칩을 접착시켜 줌으로써 리이드 프레임 패드에 반도체칩을 접착시켜 주는 경우에 발생되는 문제점을 해결하기 위하여 대각선방향으로 길게연장하여 서로 크로스된 타이 바와, 서로 교차하는 타이 바의 교차점을 향해서 안쪽으로 서로 일정간격을 두고 배열되어있는 복수 개의 내부 리이드와, 바깥쪽을 향해 서로 일정간격을 두고 상기의 내부 리이드와 동일면상에 배열되어 있는 복수 개의 외부 리이드와, EMC 성형시 EMC가 외부 리이드사이로 넘쳐 흐르는 것을 방지하기 위한 댐바를 구비한다.

Description

반도체 리이드 프레임 및 이를 이용한 반도체 소자의 패키징방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 실시예에 따른 반도체 리이드 프레임의 평면도, 제4도는 제3도의 반도체 리이드 프레임의 부분 사시도.

Claims (10)

  1. 칩 부착용 리드프레임 패드 없이 대각선방향으로 길게 연장하여 서로 크로스된 타이바(41)와, 서로 교차하는 타이 바(41)의 교차점을 향해서 안쪽으로 서로 일정간격을 두고 배열되어 있는 복수개의 내부 리이드(42)와, 바깥쪽을향해 서로 일정간격을 두고 상기의 내부리 이드와 동일면상에 배열되어 있는 복수 개의 외부 리이드(43)와, EMC성형시EMC가 외부 리이드(43)사이로 넘쳐 흐르는 것을 방지하기 위한 댐바(44)를 구비하는 것을 특징으로 하는 반도체 리이드프레임.
  2. 제1항에 있어서, 대각선으로 길게 연장되어 서로 크로스된 타이 바(41)는 반도체 칩과의 접착력을 향상시키기 위하여 반도체 칩(50)이 접착되는 접착부위에 사각형의 띠 모양이 바(41')를 추가시켜 크로스된 타이 바(41)를 서로 연결시켜 주는 구조를 갖는 것을 특징으로 하는 반도체 리이드 프레임.
  3. 제1항에 있어서, 타이바는 반도체칩과의 접착력을 향상시키기 위하여 반도체 칩(50)이 접착되는 부위에크로스 된 타이 바(41)의 연결지점의 단면적을 넓혀주기 위한 사각형상의 영역(41")을 추가하여 이 영역(41")으로부터 타이 바(41)가 대각선 방향으로 길게 연장된 구조를 갖는 것을 특징으로 하는 반도체 리이드 프레임.
  4. 제1항에 있어서, 리이드 프레임은 Fe 계열 또는 Cu계열의 금속 재질로 구성하고, 3~12mm 두께를 갖는 것을 특징으로 하는 반도체 리이드 프레임.
  5. 제1항에 있어서, 내부 리이드와 외부 리이드는, 네방향의 외측 리이드를 갖는 패키지에 사용되는 리이드프레임의 내부 리이드 및 외부 리이드와 동일한 형상을 갖는 것을 특징으로 하는 반도체 리이드 프레임.
  6. 제1항에 있어서 QFP, PLCC 등의 네방향 외부 리드를 갖는 표면실장형 패키지에 사용되는 것을 특징으로하는 반도체 리이드 프레임.
  7. 2개 이상의 타이 바가 너비 변동없이 연장되어 크로스된 리이드 프레임을 준비하는 단계와, 리이드 프레임의 타이 바 밑면에 타이바의 형상과 일치하도록절연 접착 테이프를 부착시키는 단계와, LOC 패키지 제조기술을 이용하여테이프가 부착된 타이 바의 밑면과 반도체 칩의 상면을 접착시키는 단계와, 반도체 칩의 칩 패드와 리이드 프레임의 내부 리이드간을 금속세선으로 1:1 전기적으로 접속시키는 단계와, EMC성형, 트림 및 성형공정을 수행하는 단계를 구비하는것을 특징으로 하는 반도체 리이드 프레임을 이용한 패키징 방법.
  8. 제7항에 있어서, 절연접착 테이프프는 리이드 프레임 상면에서 보았을 때 타이 바 측면 외부로 심하게 노출되지 않도록 하고, 길이는 최소한 타이 바에 접착되는 반도체 칩이 쉽게 이탈이 되지 않도록 하며, 두께는 리이드 프레임의 두께보다 얇은 것을 특징으로 하는 반도체 리이드 프레임을 이용한 패키징 방법.
  9. 제7항에 있어서, 리이드 프레임의 타이 바는 리이드 프레임과의 접착시 반도체 칩의 상면 모서리의 칩 패드가 위치하지 않는 영역과 접착되어 반도체 칩의 칩패드를 전부 노출시켜주는 것을 특징으로 하는 반도체 리이드 프레임을 이용한 패키징 방법.
  10. 제7항에 있어서, 타이 바의 절연 접착 테이프를 부착시켜 리이드 프레임과 반도체 칩을 부착시키는 대신에 타이 바의 밑면에 절연 접착재질의 얇은 막을 코팅시킨 다음 반도체 칩의 상면을 코팅된 얇은막에 접착시켜 반도체 칩과 리이드 프레임을 접착시키는 것을 특징으로 하는 반도체 리이드 프레임을 이용한 패키징 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950015735A 1995-06-14 1995-06-14 반도체 리이드 프레임 및 이를 이용한 반도체 소자의 패키징방법 KR0145839B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950015735A KR0145839B1 (ko) 1995-06-14 1995-06-14 반도체 리이드 프레임 및 이를 이용한 반도체 소자의 패키징방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950015735A KR0145839B1 (ko) 1995-06-14 1995-06-14 반도체 리이드 프레임 및 이를 이용한 반도체 소자의 패키징방법

Publications (2)

Publication Number Publication Date
KR970003888A true KR970003888A (ko) 1997-01-29
KR0145839B1 KR0145839B1 (ko) 1998-08-01

Family

ID=19417101

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950015735A KR0145839B1 (ko) 1995-06-14 1995-06-14 반도체 리이드 프레임 및 이를 이용한 반도체 소자의 패키징방법

Country Status (1)

Country Link
KR (1) KR0145839B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861511B1 (ko) * 2002-07-24 2008-10-02 삼성테크윈 주식회사 리이드 프레임과 그것을 구비한 반도체 팩키지 및, 반도체팩키지의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861511B1 (ko) * 2002-07-24 2008-10-02 삼성테크윈 주식회사 리이드 프레임과 그것을 구비한 반도체 팩키지 및, 반도체팩키지의 제조 방법

Also Published As

Publication number Publication date
KR0145839B1 (ko) 1998-08-01

Similar Documents

Publication Publication Date Title
US5455200A (en) Method for making a lead-on-chip semiconductor device having peripheral bond pads
US20010017410A1 (en) Mounting multiple semiconductor dies in a package
US5072280A (en) Resin sealed semiconductor device
US6340837B1 (en) Semiconductor device and method of fabricating the same
JP2001015668A (ja) 樹脂封止型半導体パッケージ
KR950007068A (ko) 적층형 반도체 장치의 제조방법 및 그에 따른 반도체 패키지
KR970003888A (ko) 반도체 리이드 프레임 및 이를 이용한 반도체 소자의 패키징방법
JPH10247701A (ja) 半導体装置およびその製造に用いるリードフレーム
US5998857A (en) Semiconductor packaging structure with the bar on chip
KR970077602A (ko) 칩접착부가 일체형으로 형성된 타이바를 갖는 패드리스 리드프레임과 이를 이용한 반도체 칩 패키지
JPS61237458A (ja) 樹脂封止型半導体装置
KR100244254B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지
KR200295664Y1 (ko) 적층형반도체패키지
KR0124547Y1 (ko) 멀티형 리드프레임을 이용한 반도체 장치
JPH0366150A (ja) 半導体集積回路装置
KR0142756B1 (ko) 칩홀딩 리드 온 칩타입 반도체 패키지
JPH02202042A (ja) 樹脂封止型半導体装置
KR200173050Y1 (ko) 초박형 반도체 패키지
KR970007844B1 (ko) 리드온 칩 및 칩온리드 반도체 장치
KR950006232Y1 (ko) 반도체 패키지용 리드프레임 패들
JPH03116767A (ja) Ｉｃのパッケージ
KR19980032408U (ko) 반도체 패키지용 리드 프레임
JPS61125059A (ja) リ−ドフレ−ムおよびそれを用いた半導体装置
JPH07169891A (ja) 樹脂封止型半導体装置
KR970013264A (ko) 반도체 칩 패키지의 리드프레임

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100429

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee