Claims (10)
반도체 장치를 제조하기 위한 사진공정에 사용되고, 소자 형성을 위한 주 영역과 칩의 경계부분에 형성된스크라이브 라인(scribe line)을 구비하는 레티클(reticle)에 있어서, 상기 레티클은 서로 평행한 한 쌍의 스크라이브 라인 상에 서로 다른 형태의 제1 및 제2 차광 패턴을 구비하며, 상기 제1 차광 패턴은 인접하는 두 변중 한 변의 길이가 제1 크기인 사각형 형태이고, 상기 제2 차광 패턴은 상기 제1 크기의 변에 대응하는 변의 길이가 제2 크기인 사각형 형태로서, 그 내부에 상기 제1 크기의 변에 대응하는 변의 길이가 제3 크기인 사각형의 구멍이 형성되어 있는 것을 특징으로 하는 레티클.In a reticle which is used in a photolithography process for manufacturing a semiconductor device and has a scribe line formed at a boundary of a chip and a main region for forming an element, the reticle is a pair of scribes parallel to each other. The first and second light blocking patterns having different shapes are provided on the line, wherein the first light blocking pattern has a rectangular shape having a length of one of two adjacent sides being a first size, and the second light blocking pattern is the first size. A reticle having a quadrangular shape having a side length corresponding to a side having a second size, wherein a rectangular hole having a side length corresponding to the side having the first size having a third size is formed therein.
제1항에 있어서, 상기 제1 크기는 제2 크기보다 작고 제3 크기보다 큰 것을 특징으로 하는 레티클.The reticle of claim 1, wherein the first size is smaller than the second size and larger than the third size.
제1항에 있어서, 상기 제1 및 제2 차광 패턴은 상기 스크라이브 라인 폭을 기준으로 그 중앙에 위치하는것을 특징으로 하는 레티클.The reticle of claim 1, wherein the first and second light blocking patterns are positioned at the center of the scribe line width.
제1항에 있어서, 상기 제1 및 제2 차광패턴은 동일선 상에 위치하는 것을 특징으로 하는 레티클.The reticle of claim 1, wherein the first and second light blocking patterns are positioned on the same line.
반도체 웨이퍼 상에 포토레지스트층을 형성하는 단계; 상기 웨이퍼 상에 제1 칩의 소자패턴을 형성하기 위한 레티클을 이용하여 상기 제1 칩이 형성될 영역에 형성되어 있는 포토레지스트층을 노광 및 현상함으로써 제1 칩의 우측 스크라이브 라인 내에 제1 얼라인 키 패턴을 형성하는 단계; 상기 레티클을 이용하여 상기 제1 칩과 인접한 제2 칩의소자패턴을 형성하기 위하여 상기 제2 칩이 형성될 영역에 형성되어 있는 상기 포토레지스트층을 노광 및 현상함으로써상기 제2 칩의 좌측 스크라이브 라인 내에 장비의 얼라인 정도를 측정하기 위한 제2 얼라인 키 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 얼라인 키 패턴 형성방법.Forming a photoresist layer on the semiconductor wafer; First alignment in the right scribe line of the first chip by exposing and developing a photoresist layer formed in a region where the first chip is to be formed using a reticle for forming a device pattern of the first chip on the wafer. Forming a key pattern; Left scribe line of the second chip by exposing and developing the photoresist layer formed in the region where the second chip is to be formed to form the device pattern of the second chip adjacent to the first chip using the reticle Forming a second alignment key pattern for measuring an alignment degree of the equipment within the alignment key pattern.
제5항에 있어서, 상기 제2 칩의 좌측 스크라이브 라인과 상기 제1 칩의 우측 스크라이브 라인이 오버-랩되도록 하여, 상기 제2 얼라인 키 패턴이 상기 제1 얼라인 키 패턴에 오버-랩(over-lap)되는 것을 특징으로 하는 얼라인 키패턴 형성방법.The method of claim 5, wherein the left scribe line of the second chip and the right scribe line of the first chip are overlapped so that the second align key pattern is over-wraped with the first align key pattern. Method for forming an alignment key pattern, characterized in that over-lap).
제5항에 있어서, 상기 마스크 패턴은 서로 평행하는 두 스크라이브 라인 내에 각각 형성된 제1 차광 패턴및 제2 차광 패턴을 구비하는 것을 특징으로 하는 얼라인 키 패턴 형성방법.The method of claim 5, wherein the mask pattern includes a first light blocking pattern and a second light blocking pattern respectively formed in two scribe lines parallel to each other.
제7항에 있어서, 상기 제1 및 제2 차광 패턴은 상기 스크라이브 라인 폭을 기준으로 그 중앙에 위치하는것을 특징으로 하는 얼라인 키 패턴 형성방법.The method of claim 7, wherein the first and second light blocking patterns are positioned at the center of the scribe line width.
제5항에 있어서, 상기 제2 얼라인 키 패턴은 그 내부에 구멍이 형성된 사각기둥 형태인 것을 특징으로 하는 얼라인 키 패턴 형성방법.The method of claim 5, wherein the second alignment key pattern has a square pillar shape having a hole formed therein.
제9항에 있어서, 상기 제2 얼라인 키 패턴의 서로 평행한 기둥의 폭 차이를 이용하여 장비의 얼라인 정확도를 측정하는 것을 특징으로 하는 얼라인 키 패턴 형성방법.10. The method of claim 9, wherein the alignment accuracy of the equipment is measured using the difference in widths of the columns parallel to each other in the second alignment key pattern.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.